毕业设计基于fpga的液晶显示接口电路设计

毕业设计基于fpga的液晶显示接口电路设计内容摘要：

图像显示部分，由于液晶显示模块内部图形显示 GDRAM的地址寻址方式的独特性，并不是始终从 0到 15循环，而是随着行数的增加会做一个移位。 若按普通方法这 不能显示。 课题设计的预期目标 本课题研究的目标主要包括采用 FPGA控制 LCD在任意位置显示任意中文以及英文字符，和在 LCD上显示存储模块中的图像数据。 课题研究的预期理论目标： 掌握 FPGA对 LCD的控制方法，为课题研究做好理论准备； 5 通过 FPGA对 LCD控制，使得任何开发者都可以较为容易的通过此显示模块，在液晶上显示所需内容； 课题研究的预期技术目标： 中文及英文字符在 LCD上能正常显示； 图像数据在 LCD上的正常显示； 输入变动的数据能在 LCD上同步 刷新显示。 2 现代 FPGA技术 FPGA 的发展历程 可编程逻辑器件 (FPGA)是 20世纪 70年代发展起来的一种新型期间。 它的应用不仅简化了电路设计，降低了成本，提高了系统的可靠性，而且给数字系统的设计方式带来了革命性的变化。 可编程逻辑器件的发展是以微电子创作技术的不断进步为基础的，其结构和工艺的变化经历了一个不断发展变革的过程。 20世纪 70年代，早期的可编程逻辑器件只有可编程只读存储器，紫外线可擦除制度储存器和电可擦除只读储存器 3种。 随后，出现了一类结构稍微复杂的可编程 芯片，即可编程逻辑阵列 (PLA)。 PLA 在结构上由一个可编程的与阵列和可编程的或阵列构成，阵列规模小，编程过程复杂繁琐。 PLA既有现场可编程的，也有掩膜可编程的。 在这之后出现了可编程阵列逻辑 (PAL)器件，它由一个可编程的“与”平面和一个固定的“或”平面构成，是现场可编程的。 它的实现工艺由反熔丝技术、 EPROM 技术和 EEPROM 技术 3 种。 在 PLA 的基础上，又发展除了一种通用阵列逻辑 (GAL)，如 GAL16V GAL22V10等。 它采用了输出逻辑宏单元结构和 EEPROM工艺，实现了电可擦除、电可改写，由于 其输出结构是可编程的逻辑宏单元，因而其设计具 6 有很强的灵活性，至今仍有许多应用。 这些早期的 PLD 器件的一个共同特点是可以实现速度特性较好的逻辑功能，但由于其结构过于简单，因此，只能用于实现较小规模的电路设计 为了弥补这一缺陷， 20世纪 80年代中期，著名的可编辑逻辑器件厂商 Altera和 Xilinx分别推出了扩展型的复杂可编程逻辑器件 (CPLD)和类似于标准门阵列的现场可编程门阵列 (FPGA)。 CPLD和 FPGA的功能基本相同，只是芯片的内部原理和结构有些差别。 这两种器件兼容了 PAL和 GAL器件的优点，具有体 系结构灵活、逻辑资源丰富、集成度高以及适用范围广等特点，可用于实现较大规模的电路设计，编程也很灵活，所以，被广泛应用于产品的原型设计和小批量生产之中。 几乎所有使用 PAL、 GAL 和中小规模通用数字集成电路的场合均可应用 CPLD和 FPGA器件。 如今， FPGA 器件已成为当前主流的可编辑逻辑器件之一。 经过近 20 年的发展，可编辑逻辑器件已经取得了长足的进步，资源更加丰富，使用越来越方便。 将来的可编程逻辑器件，密度会更高、速度会更快、功耗会更低，同时还会增加更多新的功能，向着集成了可编程逻辑、 CPU、储存期等组件的 可编程单片系统 (SOPC)方向发展。 FPGA的基本原理 对于可编程逻辑器件，从实现原理上讲，一般分为两种：基于查找表加寄存器结构和 基于乘积项的FPGA的逻辑实现原理 查找表本质上就是一个 RAM。 目前 FPGA中多使用四输入的 LUT，所以每一个 LUT可以看成一个有 4位地址线的 16 1的 RAM。 当用户通过原理图或 HDL语言描述了一个逻辑电路以后， FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入 RAM。 这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查 表，找出地址对应的内容，然后输出即可。 基于乘积项的 FPGA的逻辑实现原理 以一个简单的电路为例 ,具体说明 FPGA是如何利用以上结构实现逻辑的，电路如下图 ： 图 假设组合逻辑的输出 (AND3的输出 )为 f，则 f=(A+B)*C*(!D)=A*C*!D + B*C*!D (以 !D表示 D的“非”） FPGA将以下面的方式来实现组合逻辑 f: 图 7 A,B,C,D由 FPGA 芯片的管脚输入后进入可编程连线阵列（ PIA)，在内部会产生 A,A反 ,B,B反 ,C,C反 ,D,D反 8个输出。 图 中每一个叉表示相连（可编程熔丝导通），所以得到： f= f1 + f2 = (A*C*!D) + (B*C*!D)。 这样组合逻辑就实现了。 图 3电路中 D触发器的实现比较简单，直接利用宏单元中的可编程 D触发器来实现。 时钟信号 CLK由 I/O脚输入后进入芯片内部的全局时钟专用通道，直接连接到可编程触发器的时钟端。 可编程触发器的输出与 I/O脚相连，把结果输出到芯片管脚。 这样 FPGA 就完成了图 3所示电路的功能。 FPGA的设计方法 FPGA 的常用设计方法包括“自顶向下”和“自下而上”。 目前大规模 FPGA 设计一 般选择“自顶向下”的设计方法。 所谓“自顶向下”设计方法，简单地说，就是采用可完全独立于芯片厂商及其产品结构的描述语言，在功能级对设计产品进行定义，并结合功能仿真技术，以确保设计的正确性，在功能定义完成后，利用逻辑综合技术，把功能描述转换成某一具体结构芯片的网表文件，输出给厂商的布局布线器进行布局布线。 布局布线结果还可反标回同一仿真器，进行包括功能和时序的后验证，以保证布局布线所带来的门延时和线延时不会影响设计的性能。 “自顶向下”设计方法的优越性是显而易见的。 首先，由于功能描述可以完全独立于芯片结构，在设计 的最初阶段，设计师可不受芯片结构的约束，集中精力进行产品设计，进而避免了传统设计方法所带来的重新再设计风险，大大缩短了设计周期。 其次，设计的再利用得到保证。 目前的电子产品正向模块化方向发展。 所谓模块化就是对以往设计成果进行修改、组合和再利用，产生全新的或派生设计。 而“自顶向下”设计方法的功能描述可与芯片结构无关。 因此，可以以一种 IP(Intelligence Property 知识产权 )的方式进行存档，以便将来重新利用。 第三，设计规模大大提高。 简单的语言描述即可完成复杂的功能，而不需要手工绘图。 第四， 芯片选择更加灵活。 设计师可在较短的时间内采用各种结构芯片来完成同一功能描述，从而在设计规模、速度、芯片价格及系统性能要求等方面进行平衡，选择最佳结果。 目前最为常用的功能描述方法是采用均已成为国际标准的两种硬件描述语言 VHDL和 Verilog HDL。 VHDL硬件描述语言 VHDL的英文全名是 VeryHighSpeed Integrated Circuit Hardware Description Language,诞生于 1982年。 VHDL 主要用于描述数字系统的结构，行为，功能和接口。 除了含 有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。 VHDL 的程序结构特点是将一项工程设计，或称设计实体 (可以是一个元件，一个电路模块或一个系统 )分成外部 (或称可 视 部分 ,及端口 )和内部 (或称不可视部分 )，既涉及实体的内部功能和算法完成部分。 在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。 这种将设计实体分成内外部分的概念是 VHDL系统设计的基本点。 应用 VHDL进行工程设计的优点是多方面的。 1. 与其他的硬件描述语言相比， VHDL具有更强的行为描述能力，从而决定了他成为系统设计域最佳的硬件描述语言。 强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。 8 2. VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。 3. VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。 符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。 4. 对于用 VHDL完成的一个确定的设 计，可以利用 EDA工具进行逻辑综合和优化，并自动的把 VHDL描述设计转变成门级网表。 5. VHDL 对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计 Quartus II 简介 Quartus II软件是 Altera公司在 MAX+PLUS II软件基础上推出的一种更佳的设计软件。 对于一个高性能、价格合理、尽快面市的方案，结合使用 Quartus II软件和 Altera FPGA将是非常好的选择。 Quartus II 软件比所有竞争产品具有更佳的 集成设计环境 (例如综合、仿真、逻辑分析和布局布线 )。 Quartus II 平面配置器在输入引脚至所有连接逻辑的信号追踪上，表现出色。 集成的 Signal Tap II逻辑分析器非常易于使用，不像 MAX+PLUS II那样，还要购买第三方开发工具。 Quartus II 软件比 MAX+PLUS II 更加可靠，用户界面更加友好，特别是在仿真，节点发现和引脚分配等方面。 同样，图形激励生成器比第三方的仿真工具更快、更有效。 转换设计一直非常简单，在很短的时间内，就可以适用到目标器件中。 在 MAX+PLUS II软件的基础上 ， Quartus II软件具有一些重要的优点： 1. 支持器件： 支持 MAX 3000A、 7000AE、 MAX 7000B 和 MAX 7000S系列以及新的 MAX II系列。 支持 FLEX 10KE174。 、 FLEX 10K174。 、 FLEX 10KA、 ACEX、 FLEX 6000系列，以及最新的 Cyclone、 Stratix 和 Stratix II 系列 FPGA。 2. 性能： 对于 MAX 3000A、 MAX 7000AE、 MAX 7000B、 MAX 7000S、 FLEX 10K 和 ACEX设计，比 MAX+PLUS II 版本提供更好的平均性能表现。 (1) 对 MAX设计，平均设计性能快 15％。 (2) 对给定的 MAX设计，所需器件资源平均少 5％。 3. 综合： (1)一体化 RTL综合不仅支持 AHDL，还支持最新的 VHDL和 Verilog语言标准。 (2)在综合和设计实施之前， RTL浏览器提供 VHDL或者 Verilog设计的图形表示 (仅限于 Quartus II软件 )。 (3)支持所有的主要第三方综合流程。 4. 高级功能： 高级功能支持 MAX II CPLD和最新的 FPGA器件系列： (1)PowerGauge™ 功率分析功能支持 MAX 3000A, MAX 7000AE和 MAX 7000B 设计和最新的 FPGA 器件 (即将支持 MAX II CPLD器件 )。 9 (2)LogicLock™ 基于模块的设计流程 (3)SOPC Builder： 同 IP轻松集成 5. 编译： (1)物理综合优化 (2)时序收敛平面配置编辑器 6. 验证功能： (1)多时钟和多周期时序分析 (2)面向 FPGA设计的 SignalTap II 嵌入式逻辑分析器 7. 最后一刻设计改变支持 (ECO支持 )： (1)芯片编辑器 (将于 2020年下半年支持 MAX II) (2)渐进式拟和 从 MAX+PLUS II软件转换到 Quartus II软件非常容易，现在可以用 Quartus II进行所有的 Altera新设计。 Quartus II 软件最新版非常实用，根本不用再回到老版本去完成一个设计。 转到 Quartus II软件的一个主要原因是其出众的实现时序收敛的能力，这对大部分有难度的工程是不可缺少的。 如果将Altera CPLD或 FPGA中的所有逻辑资源全部用上，即使这样，仍旧能够满足速度需要。 比较包括 Xilinx在内的其他 PLD供货商的开发工具，只有 Quartus II软件才是最容易使 用的。 3 总体系统设计及资源 选择 系统设计要求 与内容 根据本系统设计要求，采用 大规模可编程逻辑器件 (Field－ Programmable Gate Array)，使用 VHDL语言，利用 Altera提供的 FPGA/CPLD开发集成环境 QuartusⅡ调试开发。 设计一个液晶显示模块 LCM的接口控制电路， 以 FPGA为核心 , 通过 控制硬件电路和基于硬件描述语言 (VHDL)的各功能模块 ： 逻辑阵列块 LAB（ Logic array block）、嵌入式阵列块 EAB（ embedded array block）、快速互联以及 IO单元 ，以及 外围驱动电路 ，能够实现对 LCM的有效控制，并且能 点阵液晶屏 上显示中文和英文两种字符，还可以通过下载并测试电路功能，分析芯片资源的占用情况。 系统设计总体框图如图 所示，在系统上电后。