本科毕业论文(设计)基于基本逻辑器件的数字钟设计

本科毕业论文(设计)基于基本逻辑器件的数字钟设计内容摘要：

、数字通信电路等。 在 这个电路中， COMS 非门 G1 与晶体、电容和电阻构成晶体振荡器电路 ； G2 实现整形功能，将振荡器输出近似于正弦波的波形 整形 为较理想的方波。 输出反馈电阻 R 为非门提供偏置，使电路工作于放大 状态 ，即非门的功能近似于一个高增益的反相放大器。 电容 C C2 与晶体构成一个谐振网络，完成对振荡频率的控制功能，同时提供了一个 180176。 相移，从而和非门构成一个正反馈网络，实现了振荡器的功能。 由于晶体具有较高的频率稳定性及准确性，从而保证了输出频率的稳定和准确 [5]。 晶振片 的频率为 1MHz， 该元件专为数字钟电路而设计，其频率较低，有利于减少分频器级数。 电容 C C2 均 选用 30pF。 当要求频率准确度和稳定度更高时，还可接入校正电容并采取温度补偿措施。 由于 CMOS 电路的输入阻抗极高，因此反馈电阻 R 可选为 10KΩ。 较高的反馈电阻有利于提高振荡频率的稳定性。 分频 器电路 通常，数字钟的晶体振荡器输出频率较高，为了得到 1Hz 的秒信号输入，需要对振荡器的输出信号进行分频 [6]。 通常实现分频器的电路是计数器电路，采用多级 10 进制计数器来实现。 例如，将 1MHz 的振荡信号分频为 1Hz 的分频倍数为 106，即实现该分频功能的计数器相当于 6 级 10 进制计数器。 常用的10 进制计数器有 74LS160、 74LS162 等。 从尽量减少元器件数量的角度来考虑 ， 这里可选多 级 10进制计数电路 74LS160构成分频电路。 74LS160 计数为 10 进制计数器，可以将 1MHz 的信号分频为1Hz。 表 21 给出了 74LS160 逻辑功能表。 表 21 74LS160 逻辑功能表 输入 输出 CR LD S1 S2 CP D C B A QD QC QB QA 0 0 0 0 0 1 0 ↑ d c b a 1 1 1 1 ↑ 计 数 1 1 0 保 持 1 1 0 保 持 由表中可以看出，当 74LS160 的 CR LD 、 S S2均为 1 时输入计数脉冲 CP，电路状态按二进制自然顺序依次递增 1，直到 QDQCQBQA 等于 1001 时，进位输出端输出高电平进位信号 CO， 即学士学位论文（设计） 3 74LS160 在计数脉冲作用下实现加一计数 [7]，由此可以直接实现分频的功能。 时间计数器单元 计数器是典型的时序逻辑电路 ， 它用来累计和记忆输入脉冲的个数。 计数是数字系统中非常重要的基本操作，所以也是应用最广泛的逻辑部件之一 [8]。 时间计数单元 包括 时计数、分计数和秒计数等几个部分。 时计数单元一般为 24 进制计数器计数器，其输出为两位 8421BCD 码形式；分计数和秒计数单元为 60 进制计数器，其输出也为 8421BCD 码。 本次计数单元为减少器件，亦使用数量采用 10 进制计数器 74LS160 来实现时间计数单元的计数功能。 74LS160 的计数输出状态是从 0000 到 1001，实现了从 0~9 的十进制计数 [8]。 秒个位计数单元为 十 进制计数器，无需进制转换，只需将 CO 与下降沿有效的 CP 相连即可。 CP 与 1Hz 输入信号相连， CO 可作为向上的进位信号与十位计数单元的 CP 相连。 秒十位计数单元为 六 进制计数器，需要进制转换。 通过对集成计数器不同的外电路连接，可以使它构成任意整数进制的计数器 [9]。 将 十 进制计数器转换为 六 进制计数器的电路连接方法如图 22所示，其中 CO 可。