基于matlab的213卷积码译码器的设计与仿真内容摘要：
(2,1,3)卷积码状态图 、 Matlab 中卷积码维特比译码器的设计 整个设计的结构框图如图 图 整体设计结构模块框图 可见，本设计由 3 个子系统组成：信源模块对随机二进制信号进行卷积码和 5 二进制相位调制，输出基带调制信号；信道模块是一个有噪声信道；信宿模块对调制信号进行软判决译码，得到原始信息序列，并且计算调制信号的误码率。 信源模块由贝努利二进制序列产生器、卷积码编码器以及二进制相位调制 3个模块组成，如图 图 信源模块系统框图 本设计使用相对较简单的一个加性高斯白噪声信道作为噪声信道，它在二进制相位调制信号中叠加高斯白噪声。 信道模块如下图。 图 信道模块示意图 信宿模块在接收到二进制相位调制信号后 ，首先由 BPSK Demodulator Baseband (二进制相位解调模块 )对信号进行量化，得到硬判决量化信号，然后通过 Viterbi Decoder(维特比译码器 )对软判决信号实施译码。 译码输出信号和信源模块产生的原始信号输入到 Error Rate Calculator(误比特率统计模块 )中，统计得到的数据一方面通过 Display(显示模块 )显示出来，另一方面通过一个 Selector(选择器 )把其中的第一个元素 (即编码信号的误比特率 )保存到工作区变量 BitErrorRate 中。 将此完整设计保存，命名为。 信宿模块如下图。 6 图 信宿模块 Sink 系统 仿真 及分析 简化维特比译码器的仿真 为了验证译码模块的正确性，便让。阅读剩余 0%
本站所有文章资讯、展示的图片素材等内容均为注册用户上传(部分报媒/平媒内容转载自网络合作媒体)，仅供学习参考。
用户通过本站上传、发布的任何内容的知识产权归属用户或原始著作权人所有。如有侵犯您的版权，请联系我们反馈本站将在三个工作日内改正。