基于fpga的高阶全数字锁相环的设计与实现毕业论文

基于fpga的高阶全数字锁相环的设计与实现毕业论文内容摘要：

DPLL 结构及工作 原理 全数字锁相环路 (DPLL)的基本结构如图 1 所示。 主要由鉴相器 DPD、数字环路滤波器 DLF、脉冲加减电路 (数控振荡器 DCO)和分频器 (可控变模 N)四部分构成。 脉冲加减电路的时钟分别为 2Nfc,fc 为环路中心频率。 DPLL 是一种相位反馈控制系统。 它根据输入信号 fin 与本地恢复时钟 fout 之间的相位误差 (超前还是滞后 )信号送入数字环路滤波器 DLF 中对相位误差信号进行平滑滤波，并生成控制 DCO 动作的控制信号 DCS， DCO 根据控制信号给出的指令，调节内部高速振荡器的震荡频率，通过连续不断的反馈调 节，使其输出时钟fout 的相位跟踪输入数据 fin 的相位。 图 1 全数字锁相环基本结构 环路模块具体功能及其电路实现 数字鉴相器的设计 常用的鉴相器有两种，异或门 (XOR)鉴相器和边沿控制鉴相器 (ECPD)。 与一般 DPLL 的DPD 设计不同，位同步 DPLL 的 DPD需要排除位流数据输入连续几位码值保持不变的不利影 响。 本文采用改进型异或门鉴相器，它输出一个表示本地恢复时钟超前或滞后于输入信号的相位误差。 如果本地恢复时钟超前于输入信号，则超前 /滞后脉冲 UD 输出为高电平，反之 UD 输出为低电平，如图 2 所示。 图 2 改进型异或门鉴相器的原理图及工作波形图 可见，在输出信号 Fout 为超前、滞后和同步于 Fin 时， PE 脉冲的前沿距 离 Fin 的上升沿相位是不等的。 数字环路滤波器的设计 数字环路滤波器 (DLF)作用是消除鉴相器输出的相位差信号 PE 中的高频成分，保证环路的性能稳定，实际上可用一变模可逆计数器 (设模数为 K)来实现。 K 变模可逆计数器根据相差信号 PE来进行加减运算。 当 PE 为高电平时，计数器进行加运算，如果相加的结果达到预设的模值，则输出一个进位脉冲信号 DP 给脉冲加减电路；当 PE为低电平时，计数器进行减运算，如果结果为零，则输出一个借位脉冲信号 DP 给脉冲加减电路。 当 Fout 同步于Fin 或只有随机干扰脉冲时，计数器加减的数目基本相等，计数结果在初始值处上下徘徊，不会产生进位和借位脉冲，滤除因随机噪声引起的相位抖动。 计数器根据输出结果生成控制DCO 动作的控制指令。 K 变模可逆计数器模值 K 对 DPLL 的性能指标有着很大的影响。 计数器模值 K的取值可根据输入信号的相位抖动而定，加大模值 K，有利于提高 DPLL 的抗噪能力，但是会导致较大的捕捉时间和较窄的捕捉带宽。 减小模值 K 可以缩短捕捉时间，扩展捕捉带宽，但是降低了 DPLL 的抗噪能力。 本设计中选择 K=4。 在初始时刻，计数器被置初值为 K/2=2，这样可以 DPLL 捕捉速度很快。 数控振荡器的设计 数控振荡器 ( DCO)在数字锁相环路中所处的地位相当于模拟锁相环路中的电压控制振荡器。 在本数字锁相环设计中使用数控振荡器是可变模式分频器。 它的输出是调整可变分频器的模值 N。 该值的大小会随着每个 Fin 周期内 (Fin=1 时 )鉴相输出 PE 进行调整。 当 UD为高电平时，将可变分频模值 N 增大，以调整分频输出使之相位滞后；当 UD 输出为低电平时，将可变分频模值 N 减小，已调整分频输出使之输出相位提前。 如果数字环路滤波器既没有控制脉冲信号 DP 输出，那么，分频模值 N 将保持不变，经除 N 分频后的输出本地恢复信号相位和输入信号相位处于同步状态。 本地高速时钟信号 CLK 由片外高速振荡器提供。 时钟信号周期大小决定了 DPLL 在锁定状态下相位跟踪的精度，同时，它还影响 DPLL 的捕捉时间和捕捉带宽。 为提高相位跟踪的精度以降低数据接收的误码率，时钟信号 CLK 的取值应尽量高。 本设计中取高速时钟信号 CLK 的振荡频率为 64MHz。 数控振荡器可由一个可逆计数器实现。 N 分频器的设计 N 分频器则是一个简单的除 N 计数器。 N 分频器对脉冲加减电路的输出脉冲再进行 N 分频，得到整个环 路的输出信号 Fout。 同时，因为 Fout=CLK/2N=fc，因此通过改变分频值 N可以得到不同的环路中心频率 fc。 另外，模值 N 的大小决定了 DPLL的鉴相灵敏度为 π/N。 环路实现 本设计在 Altera 公司 开发软件平台上，利用 VHDL 语言运用自顶向下的系统设计方法， 在 Altera 最新 CPLD芯片 MAXII240 上设计全数字锁相环。 将锁相环路设计完毕后，并通过 集成环境进行仿真、综合、验证， DPLL 设计结果如图 3。 图 3 改进型异或门鉴相器 DPLL 原理图 其中，可逆计数器 counter2为环。