基于fpga出租车计价器设计报告lcd显示

基于fpga出租车计价器设计报告lcd显示内容摘要：

ELSE c2 = c2+39。 139。 END IF。 ELSE c1= c1+39。 139。 4 END IF。 ELSE 超过 20 公里，每公里 IF (c0 = 0101 AND c1 = 1000) OR c1 = 1001 THEN 等于 ，累加得 IF c1 = 1001 AND c0 = 0101 THEN c0 = 0000。 c1 = 0001。 等于 ，累加得 ElSIF c1 = 1001 AND c0 = 0000 THEN c0 = 0101。 c1 = 0000。 等于 ，累加得 ELSIF c1 = 1000 AND c0 = 0101 THEN c0 = 0000。 c1 = 0000。 END IF。 IF c2 = 1001 THEN c2 = 0000。 IF c3 = 1001 THEN c3 = 0000。 ELSE c3 = c3 + 39。 139。 END IF。 ELSE c2 = c2 + 39。 139。 END IF。 ELSIF c0 = 0000 THEN c0 = 0101。 c1 = c1 + 39。 139。 4 ELSE c0 = 0000。 c1 = c1 + 0010。 END IF。 END IF。 END IF。 END PROCESS。 END behave。 LCD 显示模块 VerilogHDL 源代码 80H 81H 82H 83H 84H 85H 86H 87H 90H 91H 92H 93H 94H 95H 96H 97H 88H 89H 8AH 8BH 8CH 8DH 8EH 8FH 98H 99H 9AH 9BH 9CH 9DH 9EH 9FH library ieee。 use。 use。 use。 entity clock_lcd_disp is port(clk:in std_logic。 km0:in STD_LOGIC_VECTOR(3 DOWNTO 0)。 km1:in STD_LOGIC_VECTOR(3 DOWNTO 0)。 char0:in STD_LOGIC_VECTOR(3 DOWNTO 0)。 char1:in STD_LOGIC_VECTOR(3 DOWNTO 0)。 char2:in STD_LOGIC_VECTOR(3 DOWNTO 0)。 char3:in STD_LOGIC_VECTOR(3 DOWNTO 0)。 rw,rs,e,lcd_rst:out std_logic。 lcd_data:out std_logic_vector(7 downto 0))。 4 end clock_lcd_disp。 architecture tcl of clock_lcd_disp is type state is(s0,s1,s2,s3,s4,s5,s6,s7,s8,s9)。 signal current_s:state。 type data_buffer is array(0 to 15)of std_logic_vector(7 downto 0)。 type data_buffer0 is array(0 to 7)of std_logic_vector(7 downto 0)。 type data_buffer1 is array(0 to 7)of std_logic_vector(7 downto 0)。 signal disp_time0:data_buffer0:=(x31,x32,x3a,x33, x34,x3a,x35,x36)。 signal disp_time1:data_buffer1:=(x31,x32,x3a,x33, x34,x3a,x35,x36)。 constant data_buf0:data_buffer:=(x20,x20,x20,x20, xbc,xc6,xb3,xcc, xa1,xc3,x20,x20, xa2,xb2,x20,x20)。 constant data_buf1:data_buffer:=(x20,x20,x20,x20, xbc,xc6,xb7,xd1, xa1,xc3,x20,x20, xa2,xb2,x20,x20)。 begin disp_time0(7)=x20。 4 disp_time0(6)=x20。 disp_time0(5)=x20。 disp_time0(4)=km0(3 DOWNTO 0)+x30。 disp_time0(3)=km1(3 DOWNTO 0)+x30。 disp_time0(2)=x20。 disp_time0(1)=x20。 disp_tim。