eda(ii)实验报告基于quartus_ii_设计多功能数字钟

eda(ii)实验报告基于quartus_ii_设计多功能数字钟内容摘要：

进行整点报时鸣叫。 附加功能 1：具有显示星期的功能。 附加功能 2：具有快速校星期的功能。 三、设计思想以及原理 本次实验，我在纵向采用自顶而下的设计思想，就是按照先设计输入，编译，仿真，下载调试的设计流程进行；在横向采样分模块设计的思想，按照功能要求分别独立地设计各个功能子模块，最后将所有模块组合在一起。 模 6 0 ， 模 2 4 ， 模 7计 数 器B C D 译 码 输 出 显 示（ 动 态 扫 描 ）整 点 报 时频 率 产 生电 路校 分 ， 校 时 ， 校星 期 ， 停 止 ， 清零 电 路1 H Z1 K H Z消 颤 电 路1 K H Z5 0 0 H Z2 H Z 图 1. 总体设计原理 四、设计内容 （ 1）、分频电路的设计 由于该实验的实验箱上提供的是 48MHZ 的时钟频率，但是在设计过程中，为了满足功能的需求，我们至少需要用到如下几种频率： 1HZ（正常计数）； 2HZ（快速校分，校时，校星期）； 1KHZ（动态扫描以及整点鸣叫）； 500HZ（报时需要）。 所以对于 48MHZ 我们需要进行分频处理，可以按照下面的思路进行分频以得到所需要的频率，将 48MHZ 分成由 6 分频， 1000 分频以及 2 分频组成，则 1HZ 可以由 48MHZ/（ 6*2*2*1000*1000*2）得到； 2HZ 可以又 48MHZ/（ 6*2*2*1000*1000）得到； 500HZ 可以由 48MHZ/（ 6*2*2*1000*2*2）得到；1KHZ 可以又 48MHZ/（ 6*2*2*2*1000）得到。 所以只需要独立设计各个小分频电路，然后由这些电路组合就可以得到所需要的频率了。 图 2. 分频电路设计思想 6 分频电路 6 分频电路的设计方案比较多，在比较几种方案后，我选择了直接用 74160的 QC 输出端作为进位信号。 因为只 有一个信号作为进位信号会更加的可靠。 反之，如果用多个信号组合成进位信号，则会可能产生毛刺，使实际得到的分频数不为 6 分频。 最后影响整个数字钟的工作。 电路图如下： 图 3. 6 分频电路原理图 其仿真结果如下： 图 4. 6 分频仿真波形 集成后 : 图 5. 6 分频封装模块 2 分频电路 利用 D 触发器的翻转特性可以很容易得到而分频电路。 电路原理图如下： 图 6. 2 分频电路原理图 仿真结果如下： 图 7. 2 分频仿真波形 集成后： 图 8. 2 分频封装模 块 1000 分频电路 1000 分频可以由 3 个 10 分频级联形成，所以先设计 10 分频，同样取最高位 QD 作为输出进位信号，这样会使得到的分频数为准确的 10 分频。 10 分频的设计电路如下： 图 9. 10 分频电路原理图 其仿真结果如下： 图 10. 10 分频仿真波形 集成后： 图 11. 10 分频封装模块 最后将 3 个 10 分频级联就可以得到所需要的 1000 分频了。 图 12. 1000 分频电路原理图 集成后的 1000 分频如下： 图 13. 1000 分频封装模块 最后将集成后的各个分频模块进行组合，就可以得到所需要的各种频率了 图 14. 最终分频器的电路组合图 集成后 : 图 15. 集成后的总分频电路 （ 2）、计时模块的设计 计时模块是指数字钟具有秒，分，小时和星期的计数功能，其中秒位和分位为 60 尽职，校时为 24 进制，星期为 7 进制计数。 即当秒位记到 59 时候，向分位进位，一次类推。 故计数模块的核心是设计 60 进制， 24 和 7 进制的计数循环器。 我采用 74160 进行设计， 74160 具有同步置数和异步清零的功能，故循环计数可以有清零法和置数法，在这里我采用的是置数法。 模 60 计数器 图 16. 模 60 计数器电路原理图 其中在个位计到 9，十位计到 5 的时候，进行同步置数，同时送出进位信号，在下一个时钟周期回复到 0。 在这里，先对清零信号，保持信号以及快速校对时间时钟信号进行了接口预处理，因为要求输入为高电平有效，但是清零和保持对于计数器的要求为低电平，所以先用非门进行预处理，以便集成后在之后设计清零；保持和快速校分和快速校时的防消颤电路其他外围电路的时候更加的方便。 图 17. 保持 ,清零信号接口非门预处理 图 18. 校分电路工作原理 上图是一个为快速校分 提供控制信号输入接口的电路，即 k1，当 k1 有效（高电平），则 2HZ 有效，进入快速校分的环节（完整校分电路在下面可出），如果k1 无效，则正常计数。 （完整的校分，校时，校星期电路见下面介绍校对时间的对应电路）。 其仿真结果如下（其余信号初始化为低电平）： 图 19. 模 60 计数器仿真波形 在上图中可以发现 ,当计数器计到 59 的时候 ,在下一个时钟的上升沿的时候输出一个上升沿跳变 ,作为进位信号。 集成后： 图 20. 模 60 计数器集成后模块 模 24 计数器 设计思想和 60 进制完全一样，只需在置数要求上 进行修改即可。 同样。