精品论文]基于vhdl语言的数字频率计设计

精品论文]基于vhdl语言的数字频率计设计内容摘要：

用到配置指定或配置说明。 配置指定用于把例化元件和相应的实体－结构体 ―绑定 ‖起来，配置说明为大型设计提供配置管理的手段。 利用配置技术，可以选取不同的结构体，这样就可以对同一设计任务进行多种配置的性能实验，从而选取性能最优的逻辑实现。 程序包：程序包是一个可编译的 VHDL 源设计单元，建立一个程序包的目的是将公用的子程序，数据类型、常数以及编译过的设计接口综合起来，以备顶层调用。 如果已经在程序包中作了定义，并且在 VHDL 的设计的其他部分中想使用它们，就必须使用library 和 use 语句使它们成为可能。 库：库用来存放编译结果，包括实体、结构体、配置、程序包，以便模拟时使用或被其它设计调用，达到资源共享的目的。 VHDL 语言设计方法 层次化的设计方法是软件工程中的重要方法， VHDL 将其引入到硬件描述中，这就是自顶向下的设计（ TopDown）。 自顶向下的设计是从系统级开始，将整个系统划分为子模块，然后对这些子模块再进行进一步的划分，一直这样做下去，直到可以直接用库中的元件来实现为止，如图 所示。 大学本科生毕业设计 第 8 页 课件之家精心整理资料 欢迎你的欣赏 图 目前，专用集成电路（ ASIC 的复杂度越来越高，这样复杂的电路已不再是简单的个人劳动，需要多人的分工协作 ) 这种自顶向下的设计方 法 ，使一个大型的系统设计分解为若干个可操 作 的模块，并且可以对这些模块分别进行模拟仿真 ， 由于设计的主要模拟仿真是在高层上实现的，所以能及早地发现系统中的错误并改正，提高设计的一次成功率，使得几十万甚至几百万门规模的大型数字系统的设计成为可能。 利用 VHDL 语言开发的优点 VHDL 语言能够成为标 准化的硬件描述语言并获得广泛应用 , 它自身必然具有很多其他硬件描述语言所不具备的优点。 归纳起来 ,VHDL 语言主要具有以下优点： (1) VHDL 语言功能强大 , 设计方式多样 VHDL 语言具有强大的语言结构 , 只需采用简单明确的 VHDL 语言程序就可以描述十分复杂的硬件电路。 同时 , 它还具有多层次的电路设计描述功能。 此外 ,VHDL 语言能够同时支持同步电路、异步电路和随机电路的设计实现 , 这是其他硬件描述语言所不能比拟的。 VHDL 语言设计方法灵活多样 , 既支持自顶向下的设计方式 , 也 支持自底向上的设计方法。 既支持模块化设计方法 , 也支持层次化设计方法。 (2) VHDL 语言具有强大的硬件描述能力 VHDL 语言具有多层次的电路设计描述功能，既可描述系统级电路 , 也可以描述门级电路；描述方式既可以采用行为描述、寄存器传输描述或者结构描述，系统 子功能块 1 子功能块 2 子功能块 n 逻辑块 11 逻辑块 12 逻辑块 1m 逻辑块 21 逻辑块 111 ...... ..... 大学本科生毕业设计 第 9 页 课件之家精心整理资料 欢迎你的欣赏 也可以采用三者的混合描述方式。 同时， VHDL 语言也支持惯性延迟和传输延迟，这样可以准确地建立硬件电路的模型。 VHDL 语言的强大描述能力还体现在它具有丰富的数据类型。 VHDL 语言既支持标准定义的数据类型，也支持用户定义的数据类型，这 样便会给硬件描述带来较大的自由度。 (3) VHDL 语言具有很强的移植能力 VHDL 语言很强的移植能力主要体现在 : 对于同一个硬件电路的 VHDL 语言描述 , 它可以从一个模拟器移植到另一个模拟器上、从一个综合器移植到另一个综合器上或者从一个工作平台移植到另一个工作平台上去执行。 (4) VHDL 语言的设计描述与器件无关 采用 VHDL 语言描述硬件电路时 , 设计人员并不需要首先考虑选择进行设计的器件。 这样做的好处是可以使设计人员集中精力进行电路设计的优化 , 而不需要考虑其他 的问题。 当硬件电路的设计描述完成以后 ,VHDL 语言允许采用多种不同的器件结构来实现。 (5) VHDL 语言程序易于共享和复用 VHDL 语言采用基于库 ( library) 的设计方法。 在设计过程中 , 设计人员可以建立各种可再次利用的模块 , 一个大规模的硬件电路的设计不可能从门级电路开始一步步地进行设计 , 而是一些模块的累加。 这些模块可以预先设计或者使用以前设计中的存档模块 , 将这些模块存放在库中 , 就可以在以后的设计中进行复用。 由于 VHDL 语言是一种描述、模拟、综合、优化和 布线的标准硬件描述语言 , 因此它可以使设计成果在设计人员之间方便地进行交流和共享 , 从而减小硬件电路设计的工作量 , 缩短开发周期。 大学本科生毕业设计 第 10 页 课件之家精心整理资料 欢迎你的欣赏 3 基于 VHDL 语言的数字频率计设计 本设计 通过用 VHDL 语言实现数字频率计， 用设计实例 具体说明如何采用层次化的设计方法来实现较大的数字系统，并强化了使用 VHDL 语言来实现数字系统设计的能力。 该频率计的设计要求是：频率测量范围为 ～ 16MHz；输入信号为符合 TTL和 CMOS 电平要求的脉冲信号。 整个设计在 ALTERA 公司的 FPGA 上实现。 用 FPGA实现数字频率计 传统的数字频率计一般是由分离元件搭接而成。 实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差。 FPGA 是新型的可编程逻辑器件，能够将大量的逻辑功能集成于一个单个器件中，它所提供的门数从几百门到上百万门，可以满足不同的需要。 因此用 FPGA 来实现数字频率计与以往的数字频率计相比，有如下优点： （ 1）集成度高。 这是最显著也是最重要的一个特点。 很明显，在一片 FPGA 里实现了数字频率计的绝大部分功能，它的集成度远远超过了以往的数字频率计。 这对于系统的集成化很有益处。 （ 2）易于升级、换代 ，灵活适用于各种场合。 由于数字频率计最初的实现形式是用硬件描述语言写成的程序，所以在外在的条件（如基准频率的提高，基准频率精度的提高）的允许下，只需对原程序作很小的改动，可以使数字频率计的精度提高几个数量级。 同时对于频率精度要求不高的场合，可以修改原程序，使之可以用较小的器件实现，从而降低系统的整体造价。 这些都不需要变动系统硬件，只需修改原程序，选用相应的器件就可以实现。 这是以往的数字频率计 (由分离元件搭接而成的 )所无法实现的。 （ 3）符合系统芯片 （ SOC， System On A Chip）的发展要求。 系 统芯片是 21 世纪微电子技术发展的重点，它从整个系统的角度出发，把处理机制、模型算法、芯片结构、各层次电路直至器件的设计紧密结合起来，在单个（或少数几个）芯片上完成整个系统的功能。 由于 SOC 设计能够综合并全盘考虑整个系统的各种情况，因此可以在同样的工艺技术条件下实现更高性能的系统指标。 若一个包含频率测量的系统要想实现 SOC，则首先要保证频率测量系统要可以集成化，所以用 FPGA 实现数字频率计是实现系统芯片的前提条件。 大学本科生毕业设计 第 11 页 课件之家精心整理资料 欢迎你的欣赏 数字频率计的系统设计 数字频率计的测频原理 频率是周期信号在单位时间内的重复次数。 可以对一个 周期信号发生的次数进行记数。 频率测量一般有测频法与测周期法两种基本方式： (1)测频法：是由标准时钟分频产生 一 门控信号，在门控信号下对输人信号进行计数，如图 所示。 设输人信号频率为 Fx， 门控信号有效电平时间为 T，在此有效电平时间内的计数值为 N，则输人信号的频率为： Fx=N/ T。 (2)测周期法：是将输人信号作为门控信号，在此门控信号下，对标准时钟进行计数，如图 所示。 设输人信号频率为 Fx，标准时钟频率为 F，在门控信号（输人信号）下的计数值为 N，测得输人信号的频率为： Fx=F/N。 图 测频法原理 图 测周期法原理 从上述原理可以看出，测频法适合于测量频率较高的信号的频率，而测周期法用来测量低频信号的频率误差较小，综合采用这两种方法可以有效地拓宽测量的 频带，并大幅度提高测量精度。 所以本 设计采取的方法是高频测频率 ， 低频测周期。 为了保证测量精度，把整个量程分为 4 段： 40Hz～ 16MHz 为高频段， 1Hz～ 40Hz 为中频段， ～ 1Hz 为低频段， ～ 为超低频段。 除高频段用直接计数的方法测量并提供 8 位整数外，其余各频段均采用测量周期并倒数的方法测量，提供 3 位有效数字，用浮点数字显示。 输入信号 时钟 输入信号 闸门 大学本科生毕业设计 第 12 页 课件之家精心整理资料 欢迎你的欣赏 数字频率计系统功能分割 由于 FPGA 只能实现数字电路，因此输入信号的处理部分不能用 FPGA 来实现，所以整形电路需另外实现外加。 本设计 考虑的处理方法是对输入信号经预处理及整形电路后整形为方波信号，预处理电路用来完成信号衰减或放大和滤波。 整形电路是一个过零比较电路，将外部的模拟信号转换为方波信号。 假定 本设计 FPGA 接受的都是经过整形电路整形、变换后的规则的方波 信号，电压幅值为 05V。 根据频率计的测频原理，可以把数字频率计划分为三个模块：控制模块、基准时间产生模块和计数模块，考虑到不同频段采用不同的测量方法， 本设计 又把计数模块分为高频计数和低频计数两个模块，然后加上进行求周期倒数及转换为 BCD 码的数据处理模块，这样整个数字频率计系统根据各自功能和控制关系 共 分为五个模块：高频计数模块、低频计数模块、基准时间产生模块 、数据处理模块 和中央控制模块 ， 实现这个频率计的结构原理框图如图 所示。 图 结构原理框图 基准时间产生模块为低频计数模块提供计数的时钟信号，并产生中央控制模块内部逻辑的时钟信号。 中央控制模块是整个系统的控制部分，它控制着系统的复位、测频的开始，测频结果的选择输出等。 控制模块接受从基准时间模块产生的内部控制逻辑的时 中央控制器 显示输出 小数点 采样指示 10Hz 低频计数 高频计数 基准时间产生 10Hz 100Hz 1000Hz count 1MHz时钟 1s digitalHF 数据处理 digitalLF 被测信号 大学本科生毕业设计 第 13 页 课件之家精心整理资料 欢迎你的欣赏 钟信号，从而产生系统内的复位信号去复位其他模块。 中央控制模块控制着高频计数模块的运作，从而控制着测频的开始，它还控制着数据处理模块的运作，从而控制着低频计数模块将计数的结果转换为周期的倒数。 高频计数模块和低频计数模块是整个测频系统核心，它们接受中央控制单元产生的复位信号，清 除上一次计数结果，以便进行下一次计数。 高频计数模块把计数的结果直接送到中央控制模块用于显示输出。 低频计数模块接受基准时间模块产生的三个不同频率的信号，用作低频计数器里的时钟信号，进行低频计数。 数据处理模块接受中央控制模块产生的置位信号，把从低频计数模块转化的结果送到中央控制模块用于显示。 本设计 中将数字频率计系统分为 5 个功能模块，全部使用 VHDL 进行设计，各模块功能描述如下 ： （ 1）基准时间产生 (ClockGen)模块 基准时间产生 ClockGen(Clock Geater) 模块利用输入 1MHz标准 时基信号分频得到 1000Hz 信号 clk1k, 100Hz 信号 clk100 和 10Hz 信号 clk10。 这三个信号用作测量低频信号周期的时 钟 信号，以实现不同量程的需要。 同时 10Hz 信号也 用 作内部控制逻辑的时钟信号。 在数字电路设计中，分频器实际上就是一个加法器， t1000 为 1000 进制计数器， t 为 10 进制计数器。 具体实现模块如图 所示。 图 （ 2） 低频计数 (LowCnt)模块 低频计数 LowCnt(Low frequency Counter)模块是测量输入信号单个周期长度的计时电路。 其基本结构 由 3 个相同的 1000 进制计数器构成。 这三个计数器分别接1000Hz,100Hz 和 10Hz 的时钟信号。 在每一个测量周期里，第一次出现的被测信号使这三个计数器同时开始计数，下一个被测脉冲 信号 使计数停止。 这样，计数器的计数值代表了被测信号的一个周期的长度。 如果被测信号的频率低于 1Hz(即周期大于 1s),则第一个计数器会发生溢出，并将 ov1 信号置 1。 同样如果被测信号的频率低于 (即周期t1000 t100 t10 1MHz 1000Hz 100Hz 10Hz Clk100 Clk1k Clk10 大学本科。