毕业设计基于fpga的数字信号发生器毕业设计

毕业设计基于fpga的数字信号发生器毕业设计内容摘要：

器，即专指采用电压控制振荡器作为射频和微波频率一次源的信号发生器。 FPGA 简介 数字集成电路从产生到现在，经过了早期的电子管、晶体管、小中规模集成电路，到大规模、超大规模集成电路（ VLSIC）以及许多既有特定功能的专用集成电路的发展过程。 但是，随着为电子技术的发展，设计与制造集成电路的任务已不完全由半导体厂商来独立承担。 系统设计师们更愿意自己设计专用集成电路（ Application Special Integrated Circuit, ASIC）芯片，而且希望 ASIC 的设计周期尽可能短，最好是在 实验室里就能设计出合适的 ASIC 芯片，并且立即投入实际应用之中，因而出现了现场可编程逻辑器件（ Field Programmable Logic Device, FPLD） ,其中应用最广泛的当属 CPLD 和FPGA[7]。 CPLD 是复杂可编程逻辑器件（ Complex Programmable Logic Device）的简称， FPGA是现场可编程门阵列（ Field Programmable Gate Array）的简称。 两者的功能基本相同，只是实现原理略有不同，但有时可以忽略这两者的区别。 不同厂家对可编程逻辑器件的叫法也不尽相同。 Altera 公司把自己的可编程逻辑器件产品中的 MAX 系列（乘积项技术， EEPROM 技术）、 FLEX 系列（查找表技术， SRAM 工艺）都叫做 CPLD；而把也是 SRAM 工艺、基于查找 表技术、要外挂配置用的 FLEX 系列的 EPROM 叫做 FPGA。 沈阳理工大学学士学位论文 9 早期的可编程逻辑器件都属于低密度 PLD（ Programmable Logic Device），结构简单，设计灵活，但规模小，难以实现复杂的逻辑功能。 1985 年 Xilinx 公司首先推出了现场可编程门阵列 FPGA，这是一种新型的高密度 PLD，采用 CMOSSRAM 工艺制作，其结构和阵列型 PLD 不同，内部由许多独立的可编程模块组成，逻辑模块之间可以灵活地相互连接，具有密度高、编程速度快，设计灵活和可再配置设计能力等许多优点。 FPGA 一般由 6 部分组成， 分别为可编程输入 /输出单元、基本可编程逻辑单元、嵌入式块 RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等。 每个单元简介如下： （ 1）可编程输入 /输出单元（ I/O 单元）。 目前大多数 FPGA 的 I/O 单元被设计为可编程模式，即通过软件的灵活配置，可适应不同的电气标准与 I/O 物理特性；可以调整匹配阻抗特性，上下拉电阻；可以调整输出驱动电流的大小等； （ 2）基本可编程逻辑单元。 FPGA 的基本可编程逻辑单元是由查找表（ LUT）和寄存器（ Register）组成的，查找表完成纯组合逻辑功能。 FPGA 内部寄存器可配 置为带 同步 /异步复位和置位、时钟使能的触发器，也可以配置成为锁存器。 FPGA 一般依赖寄存器完成同步时序逻辑设计。 一般来说，比较经典的基本可编程单元的配置是一个寄存器加一个查找表，但不同厂商的寄存器和查找表的内部结构有一定的差异，而且寄存器和查找表的组合模式也不同。 （ 3）嵌入式块 RAM。 目前大多数 FPGA 都有内嵌的块 RAM。 嵌入式块 RAM 可以配置为单端口 RAM、双端口 RAM、伪双端口 RAM、 CAM、 FIFO 等存储结构。 （ 4）丰富的布线资源。 布线资源连通 FPGA 内部所有单元，连线的长度和工艺决定着信号 在连线上的驱动能力和传输速度。 布线资源的划分： A 全局性的专用布线资源：以完成器件内部的全局时钟和全局复位 /置位的布线； B 长线资源：用以完成器件 Bank 间的一些高速信号和一些第二全局时钟信号的布线； C 短线资源：用来完成基本逻辑单元间的逻辑互连与布线； D 其他：在逻辑单元内部还有着各种布线资源和专用时钟、复位等控制信号线。 （ 5）底层嵌入功能单元。 由厂商及芯片型号决定。 （ 6）内嵌专用硬核。 与“底层嵌入单元”有区别，这里指的硬核主要是那些通用性相对较弱的芯片，不是所有 FPGA 芯片都包含硬核。 沈阳理工大学学士学位论文 10 VHDL 简介 VHDL[1]的全称是 VeryHighSpeed Integrated Circuit Hardware Description Language，诞生于 1982 年。 1987 年底， VHDL 被 IEEE 和美国国防部确认为标准硬件描述语言。 VHDL 主要用于描述数字系统的结构，行为，功能和接口。 除了含有许多具有硬件特征的语句外， VHDL 的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。 VHDL 的程序结构特点是将一项工程设计，或称设计 实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分 ,及端口 )和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。 在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。 这种将设计实体分成内外部分的概念是 VHDL 系统设计的基本点。 VHDL 语言能够成为标准化的硬件描述语言并获得广泛应用 , 它自身必然具有很多其他硬件描述语言所不具备的优点。 归纳起来 ,VHDL 语言主要具有以下优点： (1) VHDL 语言功能强大 , 设计方式多样。 VHDL 语言具有强大的语言结构 , 只需采用简单明确的 VHDL 语言程序就可以描述十分复杂的硬件电路。 同时 , 它还具有多层次的电路设计描述功能。 此外 ,VHDL 语言能够同时支持同步电路、异步电路和随机电路的设计实现 , 这是其他硬件描述语言所不能比拟的。 VHDL 语言设计方法灵活多样 , 既支持自顶向下的设计方式 , 也支持自底向上的设计方法。 既支持模块化设计方法 , 也支持层次化设计方法。 (2) VHDL 语言具有强大的硬件描述能力。 VHDL 语言具有多层次的电路设计描述功能，既可描述系统级电路 , 也可以描述门 级电路；描述方式既可以采用行为描述、寄存器传输描述或者结构描述，也可以采用三者的混合描述方式。 同时， VHDL 语言也支持惯性延迟和传输延迟，这样可以准确地建立硬件电路的模型。 VHDL 语言的强大描述能力还体现在它具有丰富的数据类型。 VHDL 语言既支持标准定义的数据类型，也支持用户定义的数据类型，这样便会给硬件描述带来较大的自由度。 (3) VHDL 语言具有很强的移植能力。 VHDL 语言很强的移植能力主要体现在 : 对于同一个硬件电路的 VHDL 语言描述 , 它可以从一个模拟器移植到另一个模拟器上、从一个综合器移植到另一个综合器上或者从一个工作平台移植到另一个工作平台上去执行。 沈阳理工大学学士学位论文 11 (4) VHDL 语言的设计描述与器件无关。 采用 VHDL语言描述硬件电路时 , 设计人员并不需要首先考虑选择进行设计的器件。 这样做的好处是可以使设计人员集中精力进行电路设计的优化 , 而不需要考虑其他的问题。 当硬件电路的设计描述完成以后 ,VHDL 语言允许采用多种不同的器件结构来实现。 (5) VHDL 语言程序易于共享和复用。 VHDL 语言采用基于库 ( library) 的设计方法。 在设 计过程中 , 设计人员可以建立各种可再次利用的模块 , 一个大规模的硬件电路的设计不可能从门级电路开始一步步地进行设计 , 而是一些模块的累加。 这些模块可以预先设计或者使用以前设计中的存档模块 , 将这些模块存放在库中 , 就可以在以后的设计中进行复用。 由于 VHDL 语言是一种描述、模拟、综合、优化和布线的标准硬件描述语言 , 因此它可以使设计成果在设计人员之间方便地进行交流和共享 , 从而减小硬件电路设计的工作量 , 缩短开发周期。 Xilinx ise 与 Modelsim 简介 Xilinx ise ISE 的全称为 Integrated Software Environment，即 ―集成软件环境 ‖，是 Xilinx 公司的硬件设计工具。 相对容易使用的、首屈一指的 PLD 设计环境。 ISE 将先进的技术与灵活性、易使用性的图形界面结合在一起，不管您的经验如何，都让您在最短的时间，以最少的努力，达到最佳的硬件设计。 ISE 的基本开发流程以及在开发过程中的各个阶段需要用到的 工具软件 ： Xilinx公司的 ISE开发设计 软件 的工程设计流程，具体分为五个步骤：即输入（ Design Entry）、综合（ Synthesis）、实现 (Implementation)、验证（ Verification）、下载（ Download）。 如图 所示为 ise 界面。 沈阳理工大学学士学位论文 12 图 xilinx ise 界面 ModelSim Mentor 公司的 ModelSim 是业界最优秀的 HDL 语言 仿真软件 ，它能提供友好的仿真环境，是业界唯一的 单内核 支持 VHDL 和 Verilog 混合仿真的 仿真器。 它采用直接优化的 编译技术 、 Tcl/Tk 技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护 IP 核，个性化的图形界面和 用户接口 ，为用户加快调错提供强有力的手段，是 FPGA/ASIC 设计 的首选 仿真软件。 ModelSim 特点： RTL 和门级优化， 本地编译 结构，编译仿真速度快，跨平台跨版本仿真； 单内核 VHDL 和 Verilog 混合仿真； 源代码 模版和助手，项目管理； 集成了 性能分析 、波形比较、代码覆盖、数据流 ChaseX、 Signal Spy、虚拟对象Virtual Object、 Memory 窗口、 Assertion 窗口、源码窗口显示信号值、信号条件 断点 等众多调试功能； C 和 Tcl/Tk 接口， C 调试； 对 SystemC 的直接支持，和 HDL 任意混合； 支持 SystemVerilog 的设计功能； 对系统级描述语言的最全面支持， SystemVerilog， SystemC， PSL； 沈阳理工大学学士学位论文 13 ASIC Sign off。 可以单独或同时进行行为（ behavioral）、 RTL 级、和门级（ gatelevel）的代码。 ModelSim 的版本： ModelSim 有几种不同的版本： SE、 PE、 LE 和 OEM，其中 SE 是最高级的版本，而集成在 Actel、 Atmel、 Altera、 Xilinx 以及 Lattice 等 FPGA 厂商设计工具中的均是其OEM 版本。 SE 版和 OEM 版在功能和性能方面有较大差别，比如对于大家都关心的仿真速度问题，以 Xilinx公司提供的 OEM 版本 ModelSim XE 为例，对于代码少于 40000 行的设计，ModelSim SE 比 ModelSim XE 要快 10 倍；对于代码超过 40000 行的设计， ModelSim SE要比 ModelSim XE 快近 40 倍。 ModelSim SE 支持 PC、 UNIX 和 LINUX 混合平台；提供全面完善以及高性能的验证功能；全面支持业界广泛的标准； Mentor Graphics 公司提供业界最好的技术支持 与服务。 本设计采用的是 ModelSim SE。 图 Modelsim 界面 沈阳理工大学学士学位论文 14 3 数字信号 发生器的 设计 本章在第二章所述的原理与相关知识的基础上， 通过 VHDL 语言实现 信号类型为锯齿波、三角波，方波，正弦波的产生并且频率可控，振幅可控。 其中 ,波形数据运用 VHDL语言编写。 并通过 xilinx ise 与 Modelsim 软件进行波形的仿真，从而完成整个设计。 数字信号发生器的系统组成 该数字信号发生器系统主要由输入部分、 FPGA 部分、振幅的控制部分 APSELC，波形选择部分 SELC，频率选择 部分 FSELC 部分组成。 如图 所示。 图 数字信号发生器系统组成 输入部分包含以下功能按键：时钟 、波形、调幅、调频。 1．时钟：标准的 50MHZ 时钟输入。 2．波形：为波形输出选择开关，可以选择单波形的输出。 振幅 正弦波 方波 三角波 输出 调频 调幅 锯齿波 选择波时钟 沈阳理工大学学士学位论文 15 3．调幅：可以改变 正弦波、 三角波、锯齿波、方波的幅度。 4．调频：可以改变正弦波、三角波、锯齿波、方波的频率。 本文采用自顶向下的设计方法，从系统总体功能要求着手，自顶向下逐步的将设计内容细化，直到达到有效设计的硬件层次，最终完成硬件设计的方法 具体流程如图 所示 图 系统流程图 各模块的 设计 过程 本文设计的基于 ISE 的直扩信号载频估计处理过程研究与仿真实现的设计有 4 个子模块，各个子模块在 ISE 软件上用硬件描述与。