本科毕设fpga图像处理技术

本科毕设fpga图像处理技术内容摘要：

O”总线 ,为标准的 ITU 65 YUV 4： 2： 2 格式。 7113 兼 容 PAL、 NTSC、 SECAM 多种制式 ,可以自动检测场频适用的50 或 60Hz,可以在 PAL、 NTSC 之间自动切换。 7113 内部具有一系列寄存器 ,可以配置为不同的参数 ,对色度、亮度等的控制都是通过对相应寄存器改写不同的值 ,寄存器的读写需要通过 I2C 总线进行。 系统其它模块的设计 1．存储器 SDRAM 具有存储量大的优势，但本 系统中 乒乓缓存机制 主要 采用SRAM。 后面的章节将阐述为何选用 SRAM 作为 乒乓缓存机制的储存器。 西安理工大学本科生毕业设计（论文） 13 FPGA 具有和 SRAM 的 较好的融合能力 ，而 SRAM 具有比 SDRAM 高速特点。 2． 电源模块 电 源模块的设计是依照 系统其它部分的电源要求决定的，因此在系统其它部分芯片的选型上应该考虑电源的要求， 芯片的电压要求应该尽量一致，以简化电源的设计。 本系统主要需求的电源为 与。 EP2C35 的电源模块如图 2－ 5 所示 图 25 EP2C35 的电源模块 本 系统中有些芯片的接口的时序要求都比较严格和苛刻，用分立元件来实现会使系统变得复杂凌乱，因此 本 系统 基于 FPGA 的平台 通过软件编程出不同的分频电路并优化来满足系统的时序要求。 系统 硬件 整体框图 随着微处理器、专用逻 辑器件、以及 DSP 算法以 IP 核的形式嵌入到FPGA 中， FPGA 可实现的功能越来越强， FPGA 在现代电子系统设计中正发挥着越来越重要的作用。 本文设计的显示控制器就是用 Verilog HDL语言描述，基于 FPGA 而实现的。 该系统硬件框图如图 26 所。 张乐 ： 基于 FPGA 的实时图像处理研究 14 图 像 传 感 器A / D D S PYCrCb显 示 控 制 器S R A MS R A MR G BD / AV G A 接 口HV 图 26 图像处理 硬件 系统框图 任务流程 对于本系统， 主要工作流程如图 26 所示 西安理工大学本科生毕业设计（论文） 15 图 26 设计 流程图 构建图像处理硬件平台的 用 Ve rilog 编写顶层程序 编写视频信号 采集处理 程序 RAM 读取程序 移植图像处理算法程序 Display 对接收的图像，数据进行算法测试 编写数据 传输程序 编写图像显示程序 张乐 ： 基于 FPGA 的实时图像处理研究 16 3 系统硬件设计 EP2C35 及 其特点 EP2C35 本系统 采用 了 ALTERA 公司 Cyclone2 系列的 EP2C35 开发板，支持PAL/NTSC 制式 的视频输入，输出格式为 VGA 格式，具有电源管理模块和电源指示灯。 两片 8MB K4S641632 SDRAM 芯片组成 32 位宽共 16M BYTE容量，其中每片设计为可兼容 64MB SDRAM 芯片，总共最大可扩充到 128MB；两片 512KB 的 IS61LV25616AL SRAM 芯片组成 32 位宽共 1M BYTE 容量，其中每片设计为可兼容 1MB，总共最大可扩充到 2MB； 其特 点为功耗小，可扩展性能力比较强。 图 31 EP2C35 核心开发板原理图 对应的管脚分配原理图 西安理工大学本科生毕业设计（论文） 17 图 32 EP2C35 管脚 原理图 外围硬件 设计 该 基于 FPGA 的 图像采集 系统 的电路 设计。 主要包括 视频 A/D 转化 芯片 SAA7113H、 采 样 控制器 下 、 存储 芯片 SDRAM。 由该系统得到 分辨率800*600、 60Hz 的 图像。 SAA7113H 的初始化设置 通过 I2C 总线来实现。 该 基于 FPGA 的 图像采集 系统 的电路 设计。 主要包括 视频 A/D 转化 芯片 SAA7113H、 采 样 控制器 下 、 存储 芯片 SRAM。 由该系统得 到 分辨率800*600、 60Hz 的 图像。 SAA7113H 的初始化设置 通过 I2C 总线来实现。 该图像采集系统主要由模拟视频信号解码模块， I2C 控制接口模块，采样控制模块， SDRAM 存储控制模块。 SAA7113H 芯片把从 CCD采集来的模拟 视频信号 转化成 Y U V =4 2 2 格式 的数字图像信号。 这些信号在同步脉冲的作用下进入采集控制器。 张乐 ： 基于 FPGA 的实时图像处理研究 18 采样控制器 在奇 偶场 控制信号下 把图像 信 息 存入 SRAM 中。 该系统可以实现 由隔行 扫描图像 到逐行图像的转化 及存储。 图像采集 系统框架 如图 3－ 3 所示： 图 33 图像采集系统框架 电源模块 本系统主要需求的电源为 与。 EP2C35 的电源模块如图 2－ 5 所示 图 34 EP2C35 的电源模块 西安理工大学本科生毕业设计（论文） 19 视频解码 SAA7113 从模拟摄像头输出的视频信号中除了包括图像信号外，还包括场同步、行同步等信号，它们和图像信号混合在一起，所以不能直接对其进行 A/D 转换。 要得到图像数据，首先就要对视频信号进行必要的同步分离。 对视频信号进行同步分离可以采用分离元件也可以采用专用的视频解码芯片。 本系统中采用 Philips 公司的可编程视频解码器。 SAA7113 是飞利浦公司视 频解码系列芯片的一种，在很多视频产品 ， 如电视卡，MPEG2, MPEG4 中都有应用。 SAA7113 的主要作用是把输入的模拟视频信号解码成标准的 VPO 数字信号，相当于一种 A/D 器件。 主要功能特点如下： ，并可以进行内部模拟信号源选择，如4CVBS, 2Y/C 或者 1xY /C 和 2CVBS； 2．对所选的 CVBS(或 Y/C)通道可编程实现静态增益控制或者自动增益控制，且有两个内置的模拟抗混叠滤波器； 50Hz 和 60Hz 场频视频信号，在 PAL 和 NTSC 制式间自动切换。 可对下列制式的视频信号进行亮度和色度处理： PAL BGHI, PAL N，联合 PALN, PALM, NTSC M. NTSC N, NTSC 4. 43, NTSCJapan和 SECAM； 4. VPO 总线输出标准 ITU656 YUV4:2:2 格式的数字视频； 的晶振； CI2 总线，最高速率可达 400kbit/s； 内部结构如图 39 所示。 张乐 ： 基于 FPGA 的实时图像处理研究 20 图 39 SAA7113 结构图 四条视频信号输入 引脚 :AI l l , AI12, AI21, AI22。 当视频信号从上述一引脚进入之后，首先进行模拟数字转换处理，然后通过缓冲器输出一路到 AOUT 端用于监视，另一路经 A/D 后产生数字色度信号和亮度信号分别对其进行处理。 经过处理后的亮度信号一路送到色度信号处理电路经过综合处理后产生 Y, U, V 信号，再经过格式化后从 16 位的 VPO 输出 ；另一路进入同步分离电路，并经数字 PLL 产生行、场同步信号 HS 和 VS，同时 PLL 驱动时钟发生电路产生与 HS 锁定的时钟信号 LLC。 色度信号处理电路的工作过程通常是。 从 A/D 出来 的 8 位数字色度信号被送入平方解码器，在此利用了两个副载波信号，其中副载波信号的西安理工大学本科生毕业设计（论文） 21 相位与解码器成 0 或 90 的关系，频率由当前所输入视频信号的色彩制式所决定。 从平方解码器出来的色差信号经过一个低通滤波器后便可获得所需带宽的色差信号。 Y 信号也被送到色度信号处理器，经过延时补偿与梳状滤波后的 YUV 信号一起进入 RGB 变换矩阵以产生 RGB 信号，然后通过格式选择器由 VPO 输出。 SAA7113 有 256 个内部寄存器 (Subaddress00H～ FFH)， 其中 00H 芯片版本信息寄存器是只读的。 01H～ 05H 是前端配置状态寄存器，用于设置芯片前端模拟通道处理的工作状态，具体根据输入模拟视频信号的类型和格式进行设置，例如模拟输入处理的工作模式就是通过设置 02H 确定的。 06H～ 13H、 15H～ 17H 是解码部分的工作方式配置寄存器，进行同步信号控制、 BCS 控制和输出数据控制，其中 12H 寄存器用来设置 RTS0、 RTS1 的功能， 11H～ 13H 是输出控制寄存器； 1FH 是只读的解码状态寄存器，报告解码过程中的各种信号状态； 40H～ 60H、 60H～62H 是行 /场图像控制、状态寄存器，用于设置 VPO 的数据格式等；内部寄存器 14H、 18H～ 1EH、 20H～ 3FH 及 63H～ FFH 保留使用。 SAA7113 的电路图如图所示： 张乐 ： 基于 FPGA 的实时图像处理研究 22 模块在 Verilog 编程语言 的控制 下 ，把 SAA7113H 输出的一帧灰度数字视频图像数据进行奇偶场的分开存储， 接收从 7113 输出的 8 位数据 ,达到隔行到逐行的图像转换，与此同时，通过 控制行采集数和列采集数，满足 800*600、 60Hz 的分辨率的要求。 在场同步信号有效期（高电平）内，输出行同步信号，从而就可以依照前面所讲的读出 每一行的数据，最终得到整幅的图像数据。 在场同步信号为低电平时，行同步信号的数据信号均无效。 图 310 采样控制器模块 I2C 串行总线一般有两根信号线，一根是双向的数据线 SDA，另一根是时钟线 SCL。 所有接到 I2C 总线设备上的串行数据 SDA 都接到总线的 SDA 上，各设备的时钟线 SCL 接到总线的 SCL 上。 典型的 I2C 总线结构如图 34 所示。 图 34 I2C 总线 结构 设备上的串行数据线 SDA 接口电路应该是双向的，输出电路用于向总线上发送数据，输入电路用于接收总线上的数据。 而串行时钟线也应是双向的，作 为控制总线数据传送的主机，一方面要通过 SCL 输出电路西安理工大学本科生毕业设计（论文） 23 发送时钟信号，另一方面还要检测总线上的 SCL 电平，以决定什么时候发送下一个时钟脉冲电平；作为接受主机命令的从机，要按总线上的 SCL信号发出或接收 SDA 上的信号，也可以向 SCL 线发出低电平信号以延长总线时钟信号周期。 总线空闲时，因各设备都是开漏输出，上拉电阻 R使 SDA 和 SCL 线都保持高电平。 任一设备输出的低电平都将使相应的总线信号线变低，也就是说：各设备的 SDA 是 “ 与 ” 关系， SCL 也是 “ 与 ”关系。 总线对设备接口电路的制造工艺和电平都没有特殊的要求（ NMOS、CMOS 都可以兼容）。 在 I2C 总线上的数据传送率可高达每秒十万位，高速方式时在每秒四十万位以上。 另外，总线上允许连接的设备数以其电容量不超过 400pF 为限。 在 I2C 总线传输过程中，将两种特定的情况定义为开始和停止条件：当 SCL 保持 “ 高 ” 时， SDA 由 “ 高 ” 变为 “ 低 ” 为开始条件；当 SCL保持 “ 高 ” 且 SDA 由 “ 低 ” 变为 “ 高 ” 时为停止条件 ，如图 35 所示。 开始和停止条件均由主控制器产生。 使用硬件接口可以很容易地检测到开始和停止条件，没有这种接口的微机必须以每时钟周期至少两次对SDA 取样，以检测这种变化。 图 35 起始位和停止位时序关系 总线的运行（数据传输）由主机控制。 所谓主机是指启动数据的传送（发出启动信号）、发出时钟信号以及传送结束时发出停止信号的设备，通常主机都是处理器。 被主机寻访的设备称为从机。 为了进行通讯，每个接到 I2C 总线的设备都有一个唯一的地址，以便于主机寻访。 主机和张乐 ： 基于 FPGA 的实时图像处理研究 24 从机的数据传送，可以由主机发送数据到从机，也可以由从机发到主机。 凡是发送数据到总线的设备称为发送器，从总线上接收数据的设备被称为 接收 器。 I2C 总线在开始条件后的首字节决定 那个 被控器将被主控器选择，例外的是 “ 通用访问 ” 地址，它可以在所有期间寻址。 当主控器输出一地址时，系统中的每一器件都将开始条件后的前 7 位地址和自己的地址进行比较。 如果相同，该器件即认为自己被主控器寻址，而作为被控接收器或被控发送器则取决于 R/W 位。 I2C 总线上传送的一个数据字节由八位组成。 总线对每次传送的字节数没有限制，但每个字节后必须跟一位应答位。 数据传送首先传送最高位 (MSB)。 首先由主机发出启动信号 “ S”（ SDA 在 SCL 高电平期间由高电平跳变为低电平 ） ，然后由主机发送一个字节的数据。 启动信号后的第一个字节数据具有特殊含义：高七位是从机的地址，第八 位是传送方向位， 0 表示主机发送数据 （ 写 ） ， 1 表示主机接收数据 （ 读 ）。 被寻址到的从机设备按传送方。