基于vhdl的电子钟的设计

基于vhdl的电子钟的设计内容摘要：

可以跳过这一步，只在布线完成以后，进行时序仿真）。 （ 3） 逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综合成 最简的布尔表达式和信号的连接关系。 逻辑综合软件会生成 .edf（ edif）的 EDA工业标准文件。 （ 4） 布局布线：将 .edf 文件调入 PLD 厂家提供的软件中进行布线，即把设计好的逻辑安放到 PLD/FPGA 内。 （ 5） 编程下载：确认仿真无误后，将文件下载到芯片中。 Quartus2 软件 Quartus2 在基于 VHDL 程序设计中拥有输入设计流程 ,其包 括设计输入，综合，适配，仿真测试和编程下载等方法。 Quartus2 与其他应用 软件相比 ，他提供了更强大、更直观便捷和操作灵活的原理图输入设计功能 ，同时还配备了更丰富的适用于各种需要的元件库，其中 8 包括基本的逻辑元件，宏功能元件，以及类似于 IP 核的参数可设置的宏功能块LPM 库。 与传统的数字电路实验相比， Quartus2 提供原理图输入设计功能具有不可比拟的优势和先进性： 1） 设计者不必具备许多诸如编程技术，硬件描述语言等知识就能迅速入门，完成较大规模的电路设计系统。 2） 能进行任意层次的数字系统设计，传统的数字电路实验只能完成单一层次的设计。 3） 能对系统中的任意层次，或任一元件的功能进行精确的时序仿真。 4） 通过时序仿真能迅速定位电路系统中的错误所在，并及时纠正。 在对电子钟的设计中，由于对编程知识掌握量有限，所以利用了 Quartus2的原理图输入设计方法的优势而对电子钟电路进行设计，从而得到各模块的设计流程。 9 第三 章 利用 Quartus2 原理图输入设计方法，将电子钟的各模块 电路：小时，分，秒及校时模块在原理图中画出，并对其引脚进行设置，经过验证得到准确的电路原理图。 电子钟的 原理图 图 1 顶层电路图 在此结构图中 分为四个模块， 每个模块的作用分别为：。 通 过复位和使能端的控制，进行小时间的切换，其进制为 24进制，当显示器上的数字显示到 23： 59： 59 时小时立马复位为零，再进行重新计时。 模块。 其控制原理与小时模块基本相同，所不同之处为其进制为 60进制，进行电子钟分钟的控制。 模块。 其功能与作用于分钟模块相同。 时模块。 当电子钟可以进行计时之后，我们要求可以对时间进行调节，所以在这个模块中附加了对分钟与小时的 调节功能。 并且在这个环节中，当我们对分或小时进行调节时，所要调节的显示器上的数字会进行闪烁， 当我们对数字进行切换之后就会达到稳定的计时效果。 小时模块 小时模块采用 24 进制，由 四进制与六进制构成。 10 其程序如下： LIBRARY IEEE。 USE。 USE。 ENTITY hour IS PORT (CLK0,CLK1,RST,EN : IN STD_LOGIC。 q1,q0 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 END hour。 ARCHITECTURE behav OF hour IS signal CLK : STD_LOGIC。 signal CQ1 : STD_LOGIC_VECTOR(7 DOWNTO 0)。 signal C0 : STD_LOGIC_VECTOR(3 DOWNTO 0)。 signal C1 : STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN cq1= c1 amp。 c0。 PROCESS(CLK, RST, EN) BEGIN case en is when 39。 139。 =clk=clk1。 when 39。 039。 =clk=clk0。 when others =null。 end case。 IF RST = 39。 139。 THEN c1 = (OTHERS =39。 039。 )。 c0 = (OTHERS =39。 039。 )。 ELSIF CLK39。 EVENT AND CLK=39。 139。 THEN IF c0 9 THEN c0 = c0 + 1。