基于vhdl的数字频率计设计论文

基于vhdl的数字频率计设计论文内容摘要：

源。 6) 闸门时间和时标：由标准频率分频或倍频产生， 供测量时选择。 7) 显示方式：显示的位数、显示时间等。 8) 输出：输出哪种标准信号，输出信号的电平。 编码方式。 数字频率计的实现原理 数字频率计的基本测试功能有：测试频率、测试周期、测试时间间隔、测试计数、测试频率比、测试自较等。 要完成诸多的测试功能，这就要求数字频率计具有积木式的电路结构，如图 4－ 1所示。 [1] 图 41 数字频率计的组成原理 在不同的测试功能下，即使是同一电路，电路的作用却不同，如同积木那样进行组合。 例如，闸门电路的两个输入端，一个端子是时基输入，另一个端子是时标输入，利用 时基开信号闸门，开门期间对时标计数。 但在不同的功能下，时基、时标的意义不同。 测频时，用被测 信号 测量通道 逻辑控制 译码器 计数器 闸门 显示器 湖州师范学院求真学院学士学位论文 第 4 章 数字频率计的实现原理 8 被测信号形成时标，标准信号形成时基。 如图 4－ 2所示。 图 42 测频率的基本形式 数字频率计最基本的功能是在开闸门的期间累计脉冲个数。 如果闸门信号是用高稳定度的频率源产生，将使测量精度大为提高，目前已达到 1310 ，是众多物理量测量中精度最高的。 所以希望许多物理量都能转化为电信号，再用数字 频率计测量。 例如，电压量用 A/D 变换器转换为闸门时间，用数字频率计累计闸门期间的时钟脉冲个数，就构成了数字电压表；力或重力用传感器转换为电信号机，用数字频率计脊神经，就构成电子称。 电子计数已是一种成熟的测量方法，特别是可采用高度集成的器件，组装，调试方便，价格低廉，是数字化测量的基础。 鉴于数字频率计积结构，闸门的两个输入端分别加时标和时基，由功能开关切换。 但在不同的测试功能下，时基和时标所代表的意义不同，所组成的测试方案也各不相同。 为实现以上方案，常需要一些单元电路。 数字频率计的原理框图如图 4－ 3所示， 脉冲发生器 信 号 整 形 电 路 锁存器 译 码 驱 动 电 路 计 数 器 测频控制信号发生电路 数码显示 图 43 数字频率计的原理框图 数字频率计是直接用十进制数字来显示被测信号频率的一种测量装置。 它不仅可以测量被测信号 时标 计数 脉冲 时基 标准信号 闸 门 湖州师范学院求真学院学士学位论文 第 4 章 数字频率计的实现原理 9 正弦波，方波，三角波和尖脉冲信号的频率，而且还可以测量他们的周期。 数字频率计在测量其他物理量如转速、振荡频率等方面获得广泛应用 所谓频率，就是周期性信号在单位时间（ 1s）里变化的次数。 若在一定时间间隔 T 内测得的这个周期性信号的重复变化次数 N，则其频率可表示为 f =N/T。 因此，为测量周期信号的频率，就必须解决计数和时间标准问题。 即，频率测量至少应包括计数电路和时基电路两部分，智能测量方案还必须有控制电路环节。 图 43 所示为数字频率计的原理框图。 它主要由 5 个模块组成：脉冲发生器电路、测频控制信号发生器电路、计数器模块电路、锁存器和译码驱动电路。 当系统正常工作时，脉冲发生器提供标准的输入信号，经过测频控制信号发生器进行信号的变换，产生计数信号。 测量信号时，将被测信号通过信号整形电路，产生同频率的矩形波。 送入计数模块。 计数模块将对输入的矩形波进行计数，将计数结果送入锁存器中，保证系统可以稳定显示数据，显示译码驱动电路将二进制表示的计数结果转换成相应的 能够在七段数码显示管上可以显示的十进制结果。 在数码显示管上可以看到计数结果。 本设计的数字频率计的实现分析 ,如图 44所示 [6] 计数 电路 复位 锁存器 分频 电路 时分复用 译 码 显 示 被测 信号 时钟 输入 图 44 数字频率计的总体框图 2．设计实现步骤 采用 VHDL语言设计一个复杂的电路系统，运用自顶向下的设计思想，将系统按功能逐层分割的层次化设计方法进行设计。 在顶层对内部各功能块的连接关系和对外的接口关系进行湖州师范学院求真学院学士学位论文 第 4 章 数字频率计的实现原理 10 了描述，而功能块的逻辑功能和具体实现形式则由下一层模块来描述。 根据频率计的系统原理框图，运 用自顶向下的设计思想，设计的系统顶层电路图见附录。 各功能模块采用 VHDL语言来描述 3．频率计设计流程图 根据设计要求确定初步方案，确定其设计的流程图如图 45。 图 45 数字频率计设计的流程图 流程：接通电源，通过分频模块产生一个 200Hz 的片选信号、 25Hz 防抖动电路周期信号，以及 5Hz 闸门信号 [5]。 在闸门时间内对被测信号进行计数，当频率小于 10KHZ， 闸门计数时间结束，闸门下降沿到来时，锁存此时计数模块的各项输出在数码管上显示 0000。 当频率在 10KHZ 到 100KHZ 之间， 闸门计数时间结束，闸门下降沿到来时，锁存此时计数模块的各项输出在数码管上显示相应数值小数点后显示两位。 若频率在 100KHZ 到 1000KHZ 之间， 闸门计数时间结束，闸门下降沿到来时，锁存此时计数模块的各项输出在数码管上显示相应数值，小数点后显示一位。 当频率大于 1000KHZ 小于 9999KHZ， 闸门计数时间结束，闸门下降沿到来时，锁存此时计数模块的各项输出在数码管上显示相应数值。 若频率大于 9999KHZ，则此时数码管上显示 HHHH。 接通电源 频率 100K 测频计数 频率 M 频率 999K 显示频率值： . 显示频率值： . 显示频率值： Y N Y N Y 显示频率值： H H H H N 频率 10K 显示频率值： 0000 N Y Y 湖州师范学院求真学院学士学位论文 第 5 章 数字频率计的设计实现 11 第 5 章 数字频率计的设计 实现 功能模块划分 根据上一章的实现原理 ,本设计的数字频率计系统分为分频模块、防抖电路模块、计数模块、锁存器模块和显示模块共五个模块。 ( 1 ) 分频模块 分频模块对系统输入的时钟进行分频操作，获得一个 200Hz 的片选信号、 25Hz 防抖动电路周期信号，以及 5Hz闸门信号。 ( 2 ) 防抖动模块 防抖动模块在系统进行数据的处理的时候，能在一定干扰范围内使数据的获取更加的稳定。 ( 3 ) 计数模块 计数模块在闸门时间内对被测信号进行计数，并根据被测输入信号的频率范围自动切换量程，控制小数点显示位 置。 ( 4 ) 锁存器模块 数字锁存在固定时间基准的周期内，即当 ，闸门下降沿到来时，锁存此时计数模块的各项输出。 ( 5 ) 显示模块 显示模块则在七段数码管片选信号控制下，将锁存器保存的 BCD码数据动态扫描、译码，以十进制形式显示。 湖州师范学院求真学院学士学位论文 第 5 章 数字频率计的设计实现 12 VHDL的设计 1）分频模块设计 ，模块示意图如图 51所示 （ 1）设计实体（ Entity） :计数模块取名 dividefre4。 （ 2）端口定义（ Port） :各输入输出引脚定义如下： cp_20m:时钟信号输入端 cp1:片选信号输出端 cp2:防抖动电路周期信号输出端 cp3:闸门信号输出端 图 51 分频模块电路图 （ 3）程序见附录 （ 4）仿真效果为下图 52所示 图 52 分频模块防真图形 2） 防抖动模块设计，模块示意图 如图 53所示 图 53 防抖动模块 （ 1） 设计实体（ Entity）： 计防抖电路模块取名 debounce （ 2）端口定义（ port）：各输入输出引脚定义如下 key,cp 为输入， imp 为输出 （ 3）程序见附录 湖州师范学院求真学院学士学位论文 第 5 章 数字频率计的设计实现 13 3） 计数模块设计，模块示意图示如图 54 所示 图 54 计数模块示意图 （ 1）设计实体（ Entity）取名为 fretest （ 2）端口定义（ port）：输入端口为： enable、 cp3 、 reset:、 input 输出端口为 ： verflower、 low、 play0,play1,play2,play decimal （ 3）程序见附录 （ 4）仿真图形如图所示 图 55 计数模块仿真图 4） 锁存器模块设计， 模块示意图如图 56所示 (1)设计实体（ Entity） :计数模块取名 frelatch。 (2)端口定义（ Port） :各输入输出引脚定义如下。 Reset:复位信号输入端 Cp3:闸门信号输入端 Overflow,low,play0,play1,play2,play3,decimal:各项输入 Overlatch,lowlatch,p0latch,p1latch,p2latch,p3latch,delatch:各项输出端湖州师范学院求真学院学士学位论文 第 5 章 数字频率计的设计实现 14 图 56 锁存器模块的示意图 （ 3）程序见附 录 （ 4）仿真图形如图 下图 图 57 锁存模块仿真图 5） 显示模块设计， 模块示意图如图 58 所示 图 58 显示模块示意图 （ 1）设计实体（ Entity）： 设计模块取名为 display （ 2） 端口设计 （ port） ： cp1,low,overflow,po,p1,p2,p3 为输入端口 Show,sel 为输出端口 （ 3） 程序见 附录 （ 4）仿真图形如下图 湖州师范学院求真学院学士学位论文 第 5 章 数字频率计的设计实现 15 图 59 显示模块仿真图 顶层文件的设计 在以上五个器件正确设计的基础上，在按设计原理图的要求将这五种器件连接一起，形成顶层文件。 常用的方法是将顶层文件编写电路图的形式，进行综合仿真。 这种方法虽然较简单，但缺点是有可能使电路系统在工作中出现毛刺，从而降低系统的可靠性。 因此，在我们设计中最突出的地方是不用电路图的形式来设计顶层文件，而是用文本形式来编写，即用VHDL 语言来描述芯片的连接，避免了系统在工作中出现毛刺现象，使系统的稳定度和可靠性均得到提高。 （程序见附录） （ 1）此程序由一个上层模块将 5 个下层模块连接在一起而组成， 5 个 下层模块分别是分频模块、防抖动模块、计数模块、锁存器模块和显示模块。 （ 2） 此程序将时钟分到 5Hz，形成一个固定的 ，被测信号通过 进入计数器进行计数，而在 ，将计数器清零，以便下一次计数。 （ 3）为满足题意： 被测信号为几十千赫兹时，显示。 kHz； 被测信号为几百千赫兹时，显示 .kHz； 被测信号为几千千赫兹时，显示 kHz； （ 4） 采用时分复用的方 法控制 4个数码管的显示。 湖州师范学院求真学院学士学位论文 第 5 章 数字频率计的设计实现 16 数字频率计系统芯片图 （ 1）设计实体（ Entity、） :计数模块取名 total。 （ 2）端口定义（ Port） :各输入输出引脚定义如下： cp_20m:时钟信号输入端。