基于vhdl的数字钟设计及其仿真

基于vhdl的数字钟设计及其仿真内容摘要：

_logic。 signal qh1_con60v,ql1_con60v,qh2_con60v:std_logic_vector(3 downto 0)。 signal ql2_con60v,qh3_con24v,ql3_con24v:std_logic_vector(3 downto 0)。 begin vcc=39。 139。 p1:t2 port map(vcc,clk,t)。 p2:d_ff port map(xf,clk,q1)。 p3:d_ff port map(xs,clk,q2)。 p4:mux21 port map(vcc,co1,q1,y1_mux21)。 p5:and21 port map(co1,co2,y_and)。 p6:mux21 port map(vcc,y_and,q2,y2_mux21)。 p7:con60v port map(t,vcc,vcc,vcc,d1,co1,qh1_con60v,ql1_con60v)。 qh1=qh1_con60v。 ql1=ql1_con60v。 p8:con60v port map(t,y1_mux21,vcc,vcc,d2,co2,qh2_con60v,ql2_con60v)。 qh2=qh2_con60v。 ql2=ql2_con60v。 p9:con24v port map(t,y2_mux21,vcc,vcc,d3,co3,qh3_con24v,ql3_con24v)。 qh3=qh3_con24v。 ql3=ql3_con24v。 end rt1。 t21 library ieee。 use。 entity t2 is port(clr:in std_logic。 clk:in std_logic。 t:buffer std_logic)。 end t2。 architecture one of t2 is begin process(clr,clk) begin if(clr=39。 039。 ) then t=39。 139。 elsif(clk39。 event and clk=39。 039。 ) then if(t=39。 139。 ) then t=39。 039。 else t=39。 139。 end if。 end if。 end process。 end one。 configuration con_t2 of t2 is for one end for。 end con_t2。 t2 con24v library ieee。 use。 use。 entity con24v is port(clk:in std_logic。 en:in std_logic。 clr:in std_logic。 ld:in std_logic。 d:in std_logic_vector(7 downto 0)。 co:out std_logic。 qh:buffer std_logic_vector(3 downto。