基于fpga信号发生器论文

基于fpga信号发生器论文内容摘要：

序见附录。 VHDL 实现 PROCESS(CLK_IN) 开始 返回 波形选 择控制按下否 进行波形的调用 调用波形选择程序 Y N Y N 基于 FPGA 的信号发生器设计论文 15 BEGIN IF(CLK_IN39。 EVENT AND CLK_IN=39。 039。 ) THEN IF Step249 THEN ――分频值 Step=Step+1。 ELSE Step=0。 ――循环累加 CLK_OUT=NOT CLK_OUT。 ――计数满，输出翻转 END IF。 END IF。 END PROCESS。 分频值计算 分频值＝（输出时钟脉冲周期／输入时钟脉冲周期）／ 2－ 1 输入时钟脉冲频率＝ 1KHz，周期＝ 1ms；输出时钟脉冲频率＝ 2Hz，周期 ＝500ms 分频值＝（ 500ms／ 1ms）／ 2－ 1＝ 249 分频器模块及 初步 仿真图 分频器模块及初步仿真图 如图 9 所示。 图 9 基于 FPGA 的信号发生器设计论文 16 4 硬件电路设计 硬件设计注意事项 此次设计利用 EDA 试验箱实现硬件功能，试验箱设计可靠，干扰小，能使系统在良好的环境中正常工作。 但是实际制作硬件电路时，就应考虑到干扰所带来的负面影响。 为了避免干扰信号影响系统正常工作，未分配功能的 FPGA 引脚必须接地，在 FPGA 器件的电源端必须并连一 的退耦电容，在所有的输入引脚上串联 100 欧姆左右电阻减弱干扰信号影响， 如有必要还应在输入端设置上拉或下拉电阻。 滤波电路 如图 10 所示，设计 D/A 输出后，通过滤波电路、输出缓冲电路，使信号平滑且具有负载能力。 正弦波的输出频率小于 262kHz，为保证 262kHz 频带内输出幅度平坦，又要尽可能抑制谐波和高频噪声，综合考虑取 R1=1k,R2=1k,C1=100pF,C=100pF 运放选用宽带运放 LF351，用 Electronics Workbench 分析表明 :截止频率约为1MHz,262KHz 以内幅度平坦。 为保证稳幅输 出，选用 AD817，这是一种低功耗、高速、宽带运算放大器 , 具有很强的大电流驱动能力。 实际电路测量结果表明：当负载 100Ω、输出电压峰 峰值 1OV时，带宽大于 500kHz,幅度变化小于土 1%。 图 10 滤波电路 基于 FPGA 的信号发生器设计论文 17 幅度控制 电路 幅度控制电路采用初定方案来设计，即用一个电位器来控制波形的输出幅度。 电位 器的型号为 10K 欧。 FPGA 器件引脚分配 为了方便硬件设计，降低硬件设计的复杂度，对 FPGA 的输入输出引脚进行分配，将关联的引脚集中排布，将同一组内的引脚按顺序排布，将需要输入高频时钟脉冲的端口安排在时钟输入端，以提高其信号接收能力。 分配如下： CLKUSR PIN62。 CS0 PIN67。 CS1 PIN68 BEV_CLK PIN76. BEV_OE PIN72 IN PIN3 3 7 75。 D0 PIN1 TD0 PIN9 TD1 PIN4 CE0 PIN64 CE1 PIN3 CONFIG PIN23 CONF_DONE PIN65 RS PIN70 WS PIN69 TMS PIN46 TRST PIN45 TCK PIN66 DCLK PIN2 STATUS PIN44 基于 FPGA 的信号发生器设计论文 18 MSEL0 PIN20 MSEL1 PIN21 INIT_DONE PIN58 RDY_BUSY PIN59 DEV_OE PIN72 DEV_CLR PIN77 硬件电路实现 此次设计硬件部分通过 FPGA/CPLD 实验箱完成， 如今后需制作单独的硬件电路，亦可以依照实验箱各部分结构进行设计。 基于 FPGA 的信号发生器设计论文 19 5 调 试 设计及仿真调试使用设备 示波器 :Hitachi V1060，万用表， FPGA实验箱， PC 机各一台。 调试方法 根据方案设计的要求，调试过程共分三大部分：硬件调试、软件调试和综合调试。 电路 用 FPGA/CPLD 实验箱 按模块调试，各模块逐个调试通过后再进行综合调试。 硬件调试 (1)在做控制电路的 调试时，分 析输入输出，可以发现时序与仿真结果是否有出入，便于找出硬件电路中的故障。 再调试 D/A 转换是否正常。 (2) 为提高电路抗干扰性能， 我们采取了一些抗干扰措施。 如接线 线尽量短，减少交叉，每个芯片的电源与地之间都接有去扰电容，数字地与模拟地分开。 实践证明，这些措施对消除某些引脚上的 “毛刺 ” 及高频噪声起到了很好的效果。 (3) 运算放大器的选择 由于输出频率达到上 千赫兹，因此对放大器的带宽有一定要求。 所以，在调试滤波电路和缓冲输出电路时，都选择了高速宽带运放。 软件调试 本系统的软件 功能强大，运用 VHDL 语言来编写，先在 MAX+PLUS II 对所编的模块一一进行仿真 ,排除了语法的错误编写和设计逻辑思维的错误，当仿真完确认程序没问题时，再直接下载到 FPGA 芯片，用 FPGA 实验箱进行调试。 采取的就是自底向上的调试方法，即先单独调试好每一个模块，然后再连接成一个完整的系统再调试。 基于 FPGA 的信号发生器设计论文 20 综合调试 FPGA 系统的软硬件设计是紧密相连的 ， 将软件编译综合并且通过下载对FPGA 进行适配 ， 运行中的 FPGA 是由其内部的硬件结构 控制读出数据，从而产生波形。 因此，如果在软硬件都基本调通的情况下，系统 的软硬件综合调试难度不是很大。 调试结果 软件仿真结果 及分析 （ 1） 仿真波形图如图 11所示： 图 11 CLKIN：基准时钟输入； CLKOUT:分频时钟输出； MOVIN：处始置入值； （ 2）仿真结果分析 CLK_IN 为输入高频时钟脉冲， CLKOUT 为分频输出的低频时钟脉冲。 此分频器输入为 1KHz，输出为 100Hz，为 10 分频分频器，如图 12 所示。 （ 1）正弦波 仿真波形图如图 12 所示： 图 12 FRCT：相位控制端； CLK：时钟输入； 基于 FPGA 的信号发生器设计论文 21 SINOUT：正弦波输出； VSIN：正弦波地址寄存器； （ 2） 方波 仿真波形图如图 13所示： 图 13 CLK：时钟输入； FRCT：相位控制端； SQUOUT：方波输出； （ 3）三角波 仿真波形图 如图 14所示： 图 14 CLK：时钟输入； FRCT：相位控制端； TRIOUT：三角波输出； （ 4）任意波形的地址 仿真波形图如图 15所示： 图 15 FRCT：相位控制端； CLK：时钟输入； ADDOUT：地址输出； 基于 FPGA 的信号发生器设计论文 22 （ 5）波形选择 仿真波形图如图 16 所示： 图 16 RI： RAM的读数控制端； SELIN：波形选择输入端（ 0：正弦波； 1：三角波； 2：方波； 3：任意波地址； 4：三角波和正弦波的叠加； 5：方波和正弦波的叠加； 6：方波和三角波的叠加； 7：三种波形的叠加） ADDIN：地址输入端； SININ：正弦波输入端； TRIIN：三角波输入端； SQUIN：方波输入端； QADD：地址输出端； Q：波形选择输出端； （ 6） 仿真结果分析 经过仿真，从各个仿真图上看得，基本上可以实现预期的波 形产生功能。 综合调试结果 1． 基波的输出波形如图 17所示： （ 1）方波 （ 2）正弦波 （ 3）三角波 基于 FPGA 的信号发生器设计论文 23 图 17 基波输出波形图 （ 1）正弦与其三次谐波的叠加，如图 18 与图 19所示： )3s in31(s in4)(2 ttAtf   f 1 ( t ) 4 A / O  t f 2 ( t ) A O  t 图 18 图 19 （ 2）我们观察到图 20D 的波形，它也混有二次谐波，但这二次谐波带有一定的相移 (图 20C)。 同样地，当观察到图 21B 的波形，我们就知道它除了基波以外混有三次谐波 (见图 21A)。 图 21D 的波形也混有三次谐波，并带有一定相移 (图 21C)。 （ A） （ B） （ C） （ D） 图 20 基波与二次谐波叠加 （ A） （ B） （ C） （ D） 图 21 基波与三次谐波的叠加 图 3． 综合调试数据 （ 1）输出波形频率范围测试测试数据如下表 1 所示 : 基于 FPGA 的信号发生器设计论文 24 单位： HZ 预置频率 输出频率 负载电阻 （欧姆） 正弦波 方波 三角波 100 100 500 100 800 100 1K 1 1 1 100 表 1 （ 2） 输出波形幅度范围测试，在频率为 100HZ1KHZ 测得的输出幅度数据 范围可以达到 05V 的要求。 基于 FPGA 的信号发生器设计论文 25 6 结 论 通过此次设计，让我深深的感觉到自己所学知识真是非常的浅薄。 面对电子技术日新月异的发展，利用 EDA 手段进行设计已成为不可阻挡的趋势。 相对于传统至底向上的设计方式，自上而下的设计具有其显著的优越性。 利用 EDA设计软件辅助设计，方便快捷，减少了错误率的产生，缩短了产品的设计及上市周期，既减轻了设计工作量又满足了商业利益的需求。 该系统以 FPGA10K10 器件为核心部件，可利用软件编程实现了对 D/A转换信号的处理。 努力做到了线路简单、高性价比 的特点，充分利用了软件编程，弥补了硬件元器件的不足。 在设计过程当中，遇到了软件操作不熟练，程序编写不规范等诸多问题，通过对问题的总结分析得出 ,应用软件的主要功能必须熟练操作，才能提高工作效率，需要规范操作的地方必须严格按照使用说明操作，避免由于软件使用不当造成的错误产生。 程序的编写格式必须规范，模块、端口以及信号变量的命名应当反映实际意义，缩进格式工整明了，方便阅读理解，这样有利于程序的编写，有利于分析调试，也有利于程序的重复使用。 此次课题的设计已告一段落， 在这次毕业设计过程中 需要用一些不曾学过的东西时 ，就要去有针对性地查找资料，然后加以吸收利用，以提高自己的应用能力，而且还能增长自己见识，补充最新的专业知识 ，学会了一些编程方面的常用算法。 作为一名电子专业的毕业生，我将会继续在新技术的道路上不断钻研、开拓进取。 相信通过此次设计的锻炼，我对专业知识和技能的掌握将更加牢靠，在今后的工作和学习中，必将使我受益匪浅，取得应有的优势。 基于 FPGA 的信号发生器设计论文 26 致谢辞 在这里感谢指导老师郑文斌给我耐心的指导，在这次设计期间，碰到许多专业方面的。