通信电路eda课程设计报告-基于vhdl语言的8路抢答器设计

通信电路eda课程设计报告-基于vhdl语言的8路抢答器设计内容摘要：

经译码显示为 “5”。 此外， 1Q＝１，使 74LS148 ST ＝１，处 于禁止状态，封锁其他按键Inputs Outputs S R Q H Ｈ Ｑ ０ Ｌ Ｈ H Ｈ Ｌ L Ｌ Ｌ Not sure ** 基于 VHDL 语言的 8 路抢答器设计 第 9 页 共 29 页 的输入。 当按键松开即按下时， 74LS148 的 ,1EXY 此时由于仍为 1Q＝１，使 ST ＝１，所以 74LS148 仍处于禁止状态，确保不会出二次按键时输入信号，保证了抢答者的优先性。 如有再次抢答需由主持人将Ｓ开关重新置于 “清除 ”然后再进行下一轮抢答。 （ LS148为８线－３线优先编码器。 ） 图 抢答电路 定时电路： 由节目主持人根据抢答题的难易程度，设定一次抢答的时间，通过预置时间电路对计数器进行预置，计数器的时钟脉冲由秒脉冲电路提供。 可预置时间的电路选用十进制同步加减计数器 74LS192 进行设计，具体电路如图 所示。 本设计是以 555 构成震荡电路，由 74LS192 来充当计数器，构成 抢答器的倒计时 电路。 该电路简单，无需用到晶振，芯片都是市场上容易购得的。 设计功能完善，能实现直接清零、启动。 ** 基于 VHDL 语言的 8 路抢答器设计 第 10 页 共 29 页 图 定时电路 报警电路： 由 555 定时器和三极管构成的报警电路如图 所示。 其中 555 构成多谐振荡器，振荡频率 fo＝ 1． 43／［（ RI＋ 2R2） C］， 其输出信号经三极管推动扬声器。 PR 为控制信号，当 PR 为高电平时，多谐振荡器工作，反之，电路停振。 图 报警电路 时序控制电路： 时序控制电路是抢答器设计的关键，它要完成以下三项功能： (a) 主持人将控制开关拨到 开始 位置时，扬声器发声，抢答电路和定时电路进人 ** 基于 VHDL 语言的 8 路抢答器设计 第 11 页 共 29 页 正常抢答工作状态。 (b) 当参赛选手按动抢答 键时，扬声器发声，抢答电路和定时电路停止工作。 (c) 当设定的抢答时间到，无人抢答时，扬声器发声，同时抢答电路和定时电路停止工作。 根据上面的功能要求，设计的时序控制电路如图 所示。 图中，门 G1 的作用是控制时钟信号 CP 的放行与禁止，门 G2 的作用是控制 74LS148 的输人使能端。 图 43的工作原理是：主持人控制开关从 清除 位置拨到 开始 位置时，来自于图 41 中的74LS279 的输出 1Q=0，经 G3 反相， A＝ 1，则时钟信号 CP 能够加到 74LS192 的 CPD时钟输入端，定时电路进行递减计时。 同 时，在定时时间未到时，则 定时到信号 为 1，门 G2 的输出 ST =0，使 74LS148 处于正常工作状态，从而实现功能 ① 的要求。 当选手在定时时间内按动抢答键时， 1Q＝ 1，经 G3 反相， A＝ 0，封锁 CP 信号，定时器处于保持工作状态；同时，门 G2 的输出 ST =1， 74LS148 处于禁止工作状态，从而实现功能 ② 的要求。 当定时时间到时，则 定时到信号 为 0， ST =1， 74LS148 处于禁止工作状态，禁止选手进行抢答。 同时， 门 G1 处于关门状态，封锁 CP 信号，使定时电路保持00 状态不变，从而实现功能 ③ 的要求。 集成单稳触发器 74LS121 用于控制报警电路及发声的时间。 图 时序控制电路 显示与译码电路： 七 段显示译码器 与数码管如下图 7 段显示译码 所示，74LS48 将锁存器 74LS279 的信号译码，输出给数码管。 当后台工作人员将 S 置于 GND，LT =0，使灯测试输入端（图中 3 号） =1，这时测试数码管工作情况；当后台工作人员将 S 置于 Vcc， LT =1，使灯测试输入端（图中 3 号） =1，这时正常译码。 （ 74LS48 为 4线－ 七段译码器 /驱动器 ， 下图 为逻辑图） ** 基于 VHDL 语言的 8 路抢答器设计 第 12 页 共 29 页 B I N / 7 S E G[ T 2 ]14amp。 5C T = 03G 2 1V 2 07112246813a 2 0 ,2 112b 2 0 ,2 111c 2 0 ,2 110d 2 0 ,2 19e 2 0 ,2 115f 2 0 , 2 114g 2 0 ,2 1V C CabfcgdeD P Y76421910abcdefg5dpdpG N DS 图 7段显示译码器 与数码管 图 74LS48 逻辑图 (3) 基于 VHDL 的实体设计： 程序设计 编码程序： LIBRARY ieee。 USE。 ENTITY change IS PORT(q1,q2,q3,q4,q5,q6,q7,q8: IN STD_LOGIC。 clr : IN STD_LOGIC。 m: OUT STD_LOGIC_vector(3 downto 0)。 en: OUT STD_LOGIC)。 ** 基于 VHDL 语言的 8 路抢答器设计 第 13 页 共 29 页 END change。 ARCHITECTURE a OF change IS BEGIN process(q1,q2,q3,q4,q5,q6,q7,q8,clr) variable temp:STD_LOGIC_vector(7 downto 0)。 begin temp:=q1amp。 q2amp。 q3amp。 q4amp。 q5amp。 q6amp。 q7amp。 q8。 case temp is when01111111=m=0001。 when10111111=m=0010。 when11011111=m=0011。 when11101111=m=0100。 when11110111=m=0101。 when11111011=m=0110。 when11111101=m=0111。 when11111110=m=1000。 when others=m=1111。 end case。 en = temp(7) AND temp(6) AND temp(5) AND temp(4) AND temp(3) AND temp(2) AND temp(1) AND temp(0) AND clr。 end process。 END a。 对应的管脚图和仿真图如下： ** 基于 VHDL 语言的 8 路抢答器设计 第 14 页 共 29 页 图 编码模块 管脚图 图 编码模块 仿真图 锁存程序： LIBRARY ieee。 USE。 USE。 ENTITY lock IS PORT(s1: IN STD_LOGIC。 s2: IN STD_LOGIC。 s3: IN STD_LOGIC。 s4: IN STD_LOGIC。 s5: IN STD_LOGIC。 s6: IN STD_LOGIC。 s7: IN STD_LOGIC。 s8: IN STD_LOGIC。 clr: IN STD_LOGIC。 q1,q2,q3,q4,q5,q6,q7,q8: OUT STD_LOGIC)。 END lock。 ARCHITECTURE a OF lock IS BEGIN process(s1,s2,s3,s4,s5,s6,s7,s8,clr) begin if(clr =39。 039。 ) then q1=39。 139。 q2=39。 139。 q3=39。 139。 q4=39。 139。 q5=39。 139。 q6=39。 139。 q7=39。 139。 q8=39。 139。 else q1=s1。 q2=s2。 ** 基于 VHDL 语言的 8 路抢答器设计 第 15 页 共 29 页 q3=s3。 q4=s4。 q5=s5。 q6=s6。 q7=s7。 q8=s8。 end if。 end process。 END a。 对应的管脚图和仿真图如下： 图 锁存模块管脚图 图 锁存模块仿真图 抢答成功扬声器发声 相关 程序： ** 基于 VHDL 语言的 8 路抢答器设计 第 16 页 共 29 页 LIBRARY ieee。 USE。 USE。 ENTITY t IS PORT(clk,en: in STD_LOGIC。 sound1:out STD_LOGIC)。 END t。 ARCHITECTURE a OF t IS BEGIN process(en,clk) begin if(clk39。 event and clk=39。 139。 ) then if(en=39。 139。 ) then sound1=39。 139。 else sound1=39。 039。 end if。 end if。 end process。 END a。 对应的管脚图和仿真图如下： 图 抢答成功扬声器发声 模块管脚图 ** 基于 VHDL 语言的 8 路抢答器设计 第 17 页 共 29 页 图 抢答成功扬声器发声 模块仿真图 数码管显 示管 相关 程序 ： LIBRARY ieee。 USE。 USE。 ENTITY display IS PORT(m: IN STD_LOGIC_VECTOR(3 downto 0)。 BCD: out STD_LOGIC_VECTOR(7 downto 0))。 END display。 ARCHITECTURE a OF display IS BEGIN PROCESS(m) BEGIN CASE m IS WHEN 0000 = BCD =00111111。 WHEN 0001 = BCD =00000110。 WHEN 0010 = BCD =01011011。 WHEN 0011 = BCD =01001111。 WHEN 0100 = BCD =01100110。 WHEN 0101 = BCD =01101101。 WHEN 0110 = BCD =01111101。 WHEN 0111 = BCD =00000111。 WHEN 1000 = BCD =01111111。 WHEN 1001 = BCD =01101111。 WHEN OTHERS = BCD =00000000。 END CASE。 END PROCESS。 END a。 对应的管脚图和仿真图如下： **。