基于fpga的等精度数字频率计ip核的设计

基于fpga的等精度数字频率计ip核的设计内容摘要：

么不完全符合设计者的需要。 这种矛盾来自于 FPGA 本身的结构局限性， 短期内很难得到很好的解决。 (6).尽管 FPGA 实现了 ASIC 设计的硬件仿 真，但是由于 FPGA 和门阵列、标准单元等传统 ASIC形式的延时特性不尽相同，在将 FPGA设计转向其它 ASIC设计时，仍然存在由于延时不匹配造成设计失败的可能性。 针对这个问 题，国际上出现了用 FPGA 数组对 ASIC 进行硬件仿真的系统 (如 Quickturn 公司的硬件仿真系统 )。 这种专用的硬件仿真系统利用软硬件结合的方法，用 FPGA 数组实现了 ASIC 快速原型，接入系统进行测试。 该系统可以接受指定 的测试点，在 FPGA数组中可以直接观测 (就像软件模拟中一样 )，所以大大 提高了仿真的准确性和效率 [9]。 硬件描述语言 (HDL) 硬件描述语言 (HDL)是相对于一般的计算机软件语言如 C , Pascal 而言的。 HDL 是用于设计硬件电子系统的计算机语言，它描述电子系统的逻辑功能、电路结构和连接方式。 设计者可以利用 HDL 程序来描述所希望的电路系统，规 定其结构特征和电路的行为方式。 然后利用综合器和适配器将此程序变成能控 制FPGA 和 CPLD 内部结构、并实现相应逻辑功能的门级或更底层的结构网表 文件和下载文件。 硬件描述语言具有以下几个优点 :，方法灵 活，支持广泛。 周期，降低了硬件电路的设计难度。 早期仿真，在系统设计早期就可发现并排除存在的问题。 计与工艺技术无关。 ，规范，易与共享和复用。 就 FPGA/CPLD 开 发来说， VHDL语言是最常用和流行的硬件描述语言之一。 本次设计选用的就 是 VHDL 语言， 7 下面将主要对 VHDL 语言进行介绍。 语言简介 VHDL 是超高速集成电路硬件描述语言的英文字头缩写简称，其英文全名是VeryHigh Speed Integrated Circuit Hardware Description Language。 它是在 70 ~ 80年代中由美国国防部资助的 VHSIC(超高速集成电路 )项目开发的产品，诞生于1982 年。 1987 年底， VHDL 被 IEEE(The Institute of Electrical and Electronics Engineers)确认为标准硬件描述语言。 自 IEEE公布了 VHDL的标准版本 ((IEEE std 10761987 标准 )之后，各 EDA 公司相继推出了自己的 VHDL 设计环境。 此后，VHDL 在电子设计领域受到了广泛的接受，并逐步取代了原有的非标准 HDL。 1993 年， IEEE 对 VHDL 进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL 的内容，公布了新版本的 VHDL，即 ANSI/IEEE std 10761993 版本。 1996年 IEEE 成为 VHDL 综合标准 [10]。 VHDL 主要用于描述数字系统的结构、行为、功能和接口，非常适用于可编程逻辑芯片的应用设计。 与其它的 HDL 相比， VHDL 具有更强的行为描述能力，从而决定了它成为系统设计领域最佳的硬件描述语言。 强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。 就目前流行的 EDA 工具和 VHDL 综合器而言，将基于抽象的行为描述风格的 VHDL程序综合成为具体的 FPGA 和 CPLD 等目标器件的网表 文件 己不成问题。 VHDL语言在硬件设计领域的作用将与 C 和 C++在软件设计领域的作用一样，在大规模数字系统的设计中，它将逐步取代如逻辑状态表和逻辑电路图等级别较低的繁琐的硬件描述方法，而成为主要的硬件描述工具，它将成为数字系统设计领域中所有技术人员必须掌握的一种语言。 VHDL 和可编程逻辑器件的结合作为一种强有力的设计方式，将为设计者的产品上市带来创纪录的速度。 利用 VHDL 语言开发的优点 VHDL 语言与其它 HDL 语言相比有一些自己的特色，下面作一简要说明。 (1)设计功能强、方法灵活、支持广泛。 VDHL 语言 支持自上而 下 (Top_Down)的设计方法，它具有功能强大的语言结构，可用简洁明确的代码 描述来进行复杂控制逻辑的设计，可以支持同步电路、异步电路、以及其它随 机电路的设计。 其范围之广是其它 HDL 语言所不能比拟的。 此外， VHDL 语言 可以自定义数据类型，这也给编程人员带来了较大的自由和方便。 (2)系统硬件描述能力强。 VHDL 语言具有多层次的设计描述功能，可以 系统的数 学模型直到门级电路，支持设计库和可重复使用的组件生成，它支持 阶层设计且提供模块设计的创建。 VHDL 语言能进行系统级的硬件描述是它的 一个最突出的优点。 (3)可以进行与工艺无关编程。 VHDL 语言设计系统硬件时，没有嵌入描 与 8 工艺相关的信息，不会因为工艺变化而使描述过时。 与工艺技术有关的参数可 通过 VHDL 提供的类属加以描述，工艺改变时，只需修改相应程序中的类属参数即可。 (4)VHDL 语言标准、规范，易于共享和复用。 VHDL 既是 IEEE 承认的标 准，故 VHDL 的设计描述可以被不同的 EDA 设计工具所支持。 从 一个仿真工 具移植到另一个仿真工具，从一个综合工具移植到另一个综合工具，从一个工 作平台移植到另一个工作平台去执行。 这意味着同一个 VHDL 设计描述可以在 不同的设计项目中采用，方便了设计成果的设计和交流。 另外， VHDL 语言的 语法比较规范，从而其可读性比较好，给阅读和使用都带来了极大的好处。 (5)方便 ASIC 移植。 VHDL 语言的效率之一，就是如果你的设计是被综合 到一个 FPGA 的话，则可以使你设计的产品以最快速度上市。 当产品 的产量达到相当的数量时，采用 VHDL 进行的设计可以很容易转成用专用集成 电路 (ASIC)来实现，仅仅需要更换不同的库重新进行综合。 由于 VHDL 是一 个成熟的定义型语言，可以确保 ASIC 厂商交付优良质量的器件产品。 此外， 由于工艺技术的进步，需要采用更先进的工艺时，仍可以采用原来的 VHDL 代 码。 QuartusII 概述 QuartusII 是 Altera 提供的 FPGA/CPLD 开发集成环境， Altera 是世界上最大的可编程逻辑器件供应商之一。 QuartusII 在 21 世纪初推出，是 Altera 前一代FPGA/CPLD 集成开发环境 MAX+PLUSII 的更新换代产品，其界面友好，使用便捷。 它提供了一种与结构无关的设计环境，使设计者能方便地进行设计输入、快速处理和器件编程。 Altera 的 QuartusII 提供了完整的多平台设计环境，能满足各种特定设计的需要，也是 FPGA设计的综合性环境和 FPGA开发的基本设计工具，并为 Altera DSP开发包进行系统模型设计提供了集成组合环境。 QuartusII 设计工具完全支持VHDL、 Verilog 的设计流程，其内部嵌有 VHDL、 Verilog 逻辑综合器。 QuartusII也可利用第三方的综合工具。 同样， QuartusII 具备仿真功能，同时也支持第 三方的仿真工具，如 ModelSim。 此外， QuartusII 与 MATLAB 和 DSP Builder 结合，可以进行基于 FPGA 的 DSP 系统开发和数字通信模块的开发。 QuartusII 包括模块化的编译器。 编译器包括的功能模块有分析 /综合器（ Analsis amp。 Synthesis）、适配器（ Fitter）、装配器（ Assembler）、时序分析器（ Timing Analyzer）、设计辅助模块（ Design Assistant）、 EDA 网表文件生成器（ EDA Netlist Writer）、编辑数据接口（ Compiler Database Interface）等。 可以通过选择 Start Compilation 来运行所有的编译器模块，也可以通过选择 Start 单独运行各个模块。 还可以通过选择 Compiler Tool（ Tools 菜单），在 Compiler Tool 窗口中运行该模块来启动编译器模块。 在 Compiler Tool 窗口中，可以打开该模块的设置文件或报告文件，或打开其他相关窗口。 此外， QuartusII 还包含许多十分有用的 LPM（ Library of Parameterized 9 Modules）模块，它们 是复杂或高级系统构建的重要组成部分，在 SOPC 设计中被大量使用，也可以与 QuartusII 普通设计文件一起使用。 Altera 提供的 LPM 函数均基于 Altera 器件的结构做了优化设计。 在许多实用情况中，必须使用宏功能模块才可以使用一些 Altera 特定器件的硬件功能，如各类片上存储器、 DSP 模块、LVDS 驱动器、 PLL 以及 SERDES 和 DDIO 电路模块等。 QuartusII 编译器支持的硬件描述语言有 VHDL(支持 VHDL’87 及 VHDL’97标准 )、 Verilog HDL 及 AHDL(Altera HDL)。 QuartusII 支持层次化设计，可以在一个新的编辑输入环境中对使用不同输入设计方式完成的模块（元件 ） 进行调用，从而解决了原理图与 HDL 混合输入设计的问题。 在设计输入之后， QuartusII 的编译器将给出设计输入的错误报告。 可以使用 QuartusII 带有的 RTL Viewer 观察综合后的 RTL 图。 QuartusII 作为目前 CPLD/FPGA 开发工具理想的综合、仿真软件，具有许多优良的特性。 (1)继承了 MAX+PLUSII 的优点 图形输入依然形象，图形符号与 MAX+PLUSII 一样符合数字电路的特点，大 量 74 系列器件符号使能初学者在较短的时间里利用图形编辑设计出需要的电路。 文本输入几乎和 MAX+PLUSII 相同，而且在文本的每一行都有行号，使用语言编写的电路清晰易读。 低层编辑仍然采用 Chipview 方式，引脚排列位置映射了实际器件引脚，只要简单地鼠标拖放即可完成低层编辑。 (2)支持的器件更多 除了支持 MAX3000、 MAX7000、 FLEX6000、 FLEX10KE、 ACEX1K 等MAX+PLUSII 已经支持的器件外，还支持 PEX20K、 APEX20KE、 AREXII、EXCALIBURARM、 Mercury、 Stratix 等 MAX+PLUSII 下无法支持的大容量高性能的器件。 (3)增加了网络编辑功能 QuartusII 支持一个工作组环境下的设计要求，包括支持基于 Inter 的协作设计，与 Cadence、 ExemplarLogi、 MentorGraphics、 Synopsys 和 Synplicity 等 EDA供应商的开发工具相兼容。 (4)提升了调试能力 QuartusII 增加了一个新的快速适配编译选项，可保留最佳性能的设置，加快了编译过程，可缩短 50%的编译时间，对设计性能的影响小。 (5)不足之处 软件结构庞大，使用复杂，不如 MAX+PLUSII 简单、易学易用 [11]。 10 第 三 章 等精度频率计 原理分析 引言 本章主要介绍数字频率计的相关计数指标，传统的频率测量方法和等精度测量方法，并且对等精度测量方法进行误差分析，从而与传统频率测量方法对比，得到等精度测量方法的优势所在。 并且从总体上介绍了设计方案的流程。 数字频率计的主要技术指标 （ 1）频率准确 度 一般用相对误差来表示，即   ccxxx ffTfff 1 （ 31） 式中，NNNTfx11  为量化误差（即 1 个字误差），是数字仪器所特有的误差，当闸门时间 T 选定后， xf 越低，量化误差越大：TTffcc  为闸门时间相对误差，主要有时基电路标准频率的准确度决定，xcc Tfff 1。 （ 2）频率测量范围 在输入电压符合规定要求值时，能够正常进行测量的频率区间称为频率测量范围，频率测量范围主要有放大整形电路的频率响应决定的。 （ 3）数字显示位数 频率计的数字显示位数决定了频率计的分辨率。 位数越多，分辨率越高。 （ 4）测量时间 频率计完成一次测量所需要的时间，包括准备、计数、运算、锁存和复位时间。 11 常用测频方案 方案一：采用周期法。 通过测量待测信号的周期并求其倒数， 需要有标准倍的频率，在待测信号的一个周期内，记录标准频率的周期数，这种方法的计数值会 产生 最大为 177。 1 个脉冲误差，并且测试精度与计数器中记录的数值有关，为了保证测试精度，测周期法仅适用于低频信号的测量。 方案二：采用 直接 测频法。 直接 测频法就是在确定的闸门时间内，记录被测信号的脉冲个数。 由于闸门时间通常不是待测信号的整数倍， 这种方法的计数值也会产生 最大为 177。 1 个脉冲误差。 进一步分析测量准确度：设待测信号脉冲周期为 Tx,频率为 Fx，当测量时间为 T=1s 时，测量准确度为＆ =Tx/T=1/Fx。 由此可。