基于fpga的数字秒表的设计毕业论文设计

基于fpga的数字秒表的设计毕业论文设计内容摘要：

第一章 绪 论 数字 秒表是日常生活中比较常见的电子产品 ,其设计也是 EDA 技术中重要的设计之一 [1]。 EDA 是 20 世纪 90 年代初以来迅速发展起来的现代电子工程领域的一门新技术。 它以可编程逻辑器件 (PLD)为载体 ,以计算机为工作平台 ,以EDA 工作软件为工作环境 ,以硬件描述语言 (VHDL)为电子系统功能描述方式 ,以电子系统设计为应用方向的电子产品自动化设计过程。 在当今以数字化和网络化为特征的信息技术革命大潮中 ,电子技术得到了飞速发展 ,现代电子产品渗透到了社会的各个领域。 现代电子产品的性能进一步提高 ,功能越来越复杂 ,集成化智能 化程度越来越高 ,更新换代的节奏越来越快 ,开发风险越来越大 ,而且向着功能多样化 ,体积小型化 ,功耗最低化的趋势发展。 所有这些都给电子系统的设计带来了前所未有的压力 ,唯一的出来就是熟练掌握EDA 技术 ,并获得其有力支持。 EDA 技术的出现 ,极大的提高了电子系统设计的效率和可靠性 ,减轻了设计者的劳动强度 ,EDA 是电子产品开发研制的动力源和加速器 ,是现代电子技术的核心。 随着基于 PLD 的 EDA 技术的发展和应用领域的扩大和深入 ,它在电子信息 ,通信工程 ,自动控制及计算机应用等领域的重要性日益突出。 随着电子技术与计算机技术的发展 ,熟练掌握和应用 EDA 技术已成为电子类及相关专业学生不可或缺的一项技能 ,。 本文介绍的数字秒表 ,利用基于 VHDL的 EDA 设计工具 ,采用大规模可编程逻辑器件 FPGA,通过设计芯片来实现系统功能。 给出了顶层电路图 ,和各模块的设计 .增加了消除抖动的控制方法 ,消除了开关按键的机械抖动 .通过编辑、编译和器件编程 , 并通过编程器将引脚下载到ALTRA 公司 CycloneII 系列 EP2C5T144C8N 芯片进行仿真 ,经实际电路测试验证 ,达到了预期的设计要求 ,显示结果基本准确。 本次设计突出应用性 ,以加强工程实践能力和工程设计能 力 [2]。 课题背景 当前电子系统的设计正朝着速度快 ,容量大 ,体积小 ,质量轻 ,用电省的方向发展。 推动该潮流迅速发展的决定性因素就是使用了现代化的 EDA 设计工具。 EDA 是电子设计自动化 Electronic Design Automation 的缩写 ,是 90 年代初 ,从CAD(计算机辅助没计 )、 CAM(算机辅助制造 )、 CAT 计算机辅助测试和 CAE 计算机辅助工程的概念发展而来的。 EDA 技术就是以计算机为工具 ,在 EDA 软件平台上 ,对以硬件描述语言 VHDL 为系统逻辑描述手段完成的设计文件自动地完成逻辑编译、逻 辑化简、逻辑分割、逻辑综合及优化、逻辑行局布线、逻辑仿真 ,直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作 [2]。 设计者的工作仅限于利用软件的方式 ,即利用硬件描述语言来完成对系统硬件功能的描述 ,在EDA 工具的帮助下就可以得到最后的设计结果。 尽管目标系统是硬件 ,但整个设计和修改过程如同完成软件设计一样方便和高效。 EDA 技术中最为瞩目的功能 ,即最具现代电子设计技术特征的功能就是日益强大的逻辑设计仿真测试技术。 EDA 仿真测试技术只需通过计算机就能对所设计的电子系统从各种不同层次的系统性能特点完成一系列准确 的测试与仿真操作 ,在完成实际系统的安装后还能对系统上的目标器件进行所谓边界扫锚测试。 这一切都极大地提高了大规模系统电子设计的自动化程度。 另一方面 ,高速发展的 CPLD/FPGA器件又为 EDA技术的不断进步奠定可坚实的物质基础。 CPLD/FPGA 器件更广泛的应用及厂商间的竞争 ,使得普通的设计人员获得廉价的器件和 EDA 软件成为可能。 现代的 EDA工具软件已突破了早期仅能进行 PCB版图设计 ,或类似某些仅限于电路功能模拟的、纯软件范围的局限 ,以最终实现可靠的硬件系统为目标 ,配备了系统设计自动化的全部工具。 如配置了各种常用的硬件描述平台 VHDL、Verilog HDL、 ABEL HDL 等。 配置了多种能兼用和混合使用的逻辑描述输入工具 ,如硬件描述语言文本输入法 (其中包括布尔方程描述方式、原理图描述方式、状态图描述方式等 )以及原理图输入法、波形输入法等。 同时还配置了高性能的逻辑综合、优化和仿真模拟工具 [3]。 硬件描述语言 ??VHDL VHDL 的简介 VHDL 语言是一种用于电路设计的高级语言。 它在 80 年代的后期出现。 最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种 使用范围较小的设计语言。 但是 ,由于它在一定程度上满足了当时的设计需求 ,于是他在 1987 年成为 A I/IEEE 的标准 (IEEE STD 10761987)。 1993 年更进一步修订 ,变得更加完备 ,成为 A I/IEEE 的 A I/IEEE STD 10761993 标准。 目前 ,大多数的 CAD 厂商出品的 EDA 软件都兼容了这种标准。 自 IEEE 公布了 VHDL 的标准版本 ,IEEE1076(简称 87版之后 ,各 EDA公司相继推出了自己的 VHDL设计环境 ,或宣布自己的设计工具可以和 VHDL 接口。 此后 VHDL 在电子设计领域得 到了广泛的接受 ,并逐步取代了原有的非标准的硬件描述语言。 1993 年 ,IEEE 对 VHDL 进行了修订 ,从更高的抽象层次和系统描述能力上扩展 VHDL 的内容 ,公布了新版本的VHDL,即 IEEE 标准的 10761993 版本 ,(简称 93 版 )。 现在 ,VHDL 和 Verilog 作为IEEE的工业标准硬件描述语言 ,又得到众多 EDA公司的支持 ,在电子工程领域 ,已成为事实上的通用硬件描述语言。 有专家认为 ,在新的世纪中 ,VHDL 语言将承担起大部分的数字系统设计任务 [4]。 VHDL 语言的特点 VHDL的程序结构特点是将一项工程设计 ,关于用 VHDL和原理图输入进行CPLD/FPGA 设计的粗略比较 :在设计中 ,如果采用原理图输入的设计方式是比较直观的。 你要设计的是什么 ,你就直接从库中调出来用就行了。 这样比较符合人们的习惯。 在对一个设计实体定义了外部界面后 ,一旦其内部开发完成后 ,其他的设计就可以直接调用这个实体。 这种将设计实体分成内外部分的概念是 VHDL 系统设计的基本点。 应用 VHDL 进行工程设计的优点是多方面的。 1 与其他的硬件描述语言相比 ,VHDL 具有更强的行为描述能力 ,从而决定了他成为系 统设计领域最佳的硬件描述语言。 强大的行为描述能力是避开具体的器件结构 ,从逻辑行为上描述和设计大规模电子系统的重要保证。 2 VHDL 丰富的仿真语句和库函数 ,使得在任何大系统的设计早期就能查验设计系统的功能可行性 ,随时可对设计进行仿真模拟。 3 VHDL 语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。 符合市场需求的大规模系统高效 ,高速的完成必须有多人甚至多个代发组共同并行工作才能实现。 4 对于用 VHDL完成的一个确定的设计 ,可以利用 EDA工具进行逻辑综合和优化 ,并自动的把 VHDL 描述设计转变成门级网表。 5 VHDL 对设计的描述具有相对独立性 ,设计者可以不懂硬件的结构 ,也不必管理最终设计实现的目标器件是什么 ,而进行独立的设计。 VHDL 的设计流程 它主要包括以下几个步骤 : 1 文本编辑 : 用任何文本编辑器都可以进行 ,也可以用专用的 VHDL 编辑环境。 通常VHDL 文件保存为 .vhd 文件。 2 功能仿真 : 将文件调入 VHDL 仿真软件进行功能仿真 ,检查逻辑功能是否正确 (也叫前仿真 ,对简单的设计可以跳过这一步 ,只在布线完成以后 ,进 行时序仿真 ) 3 逻辑综合 : 将源文件调入逻辑综合软件进行综合 ,即把语言综合成最简的布尔表达式。 逻辑综合软件会生成 .edf 或 .edif 的 EDA 工业标准文件。 4 布局布线 : 将 .edf 文件调入 PLD 厂家提供的软件中进行布线 ,即把设计好的逻辑安放 PLD/FPGA 内。 5 时序仿真 : 需要利用在布局布线中获得的精确参数 ,用仿真软件验证电路的时序。 (也叫后仿真 ) 通常以上过程可以都在 PLD/FPGA 厂家提供的开发工具。 6 器件编程 数字秒表的设计的要求 设计一 个基于 FPGA 的数字秒表的具体化技术指标如下 : 1 能对 0 秒 ~12 小时范围进行计时。 2 计时精度达到 10ms。 3 设计复位开关和启停开关 ,复位开关可以在任何情况下使用 ,使用以后计时器清零 ,并做好下一次计时的准备。 4 用 FPGA 器件实现 ,用 VHDL 语言编程 ,并进行下载 ,仿真。 数字秒表设计的目的 本次设计的目的就是在掌握 VHDL语言的基础上 ,了解 EDA技术 ,掌握状态机工作原理 ,同时了解计算机时钟脉冲是怎么产生和工作的。 在掌握所学的计算机组成与结构课程理论知识时。 通过对数字秒表的 设计 ,进行理论与实际的结合 ,提高与计算机有关设计能力 ,提高分。