基于fpga数字频率计设计开题报告

基于fpga数字频率计设计开题报告内容摘要：

被测信号计数值为 Nx,基准频率计数值为 Ns，则有 :FX= (FS /Ns) Nx 等精度数字频率计涉及到的计算包括加、减、乘、除，耗用的资源比较大，用一般中小规模 FPGA 芯片难以实现。 因此，我们选择 FPGA 和 VHDL 语言相结合来实现。 脉冲形成电路 闸门电路 计数译码器 门控电路 时基信号发生器 预置门控电路 D Q 标准频率信号 被测信号 清零信号 CLKEN CLK CNT1 OUT1 CLR CLKEN CLK CNT2 OUT2 CLR 电路系统原理框图如图 所示，其中 FPGA 完成整个测量电路的测试 、 控制、数据处理和显示输出 FPGA 完成各种测试功能。 键盘控制命令通过一片74LS165 并入串 出移位寄存器读入 FPGA，实现测频、测脉宽及测占空比等功能，从 FPGA 读回计数数据并进行运算，向显示电路输出测量结果。 显示 器 电路采用七段 LED 动 态 显 示 ， 由 8 个 芯 片 74LS164 分 别 驱 动 数 码 管。 图 系统顶层框图 系统的基本工作方式如下 : 1） PO 口是单片机与 FPGA 的数据传送通信口， P1 口用于键盘扫描，实现各测试功能的转换。 P2 口为双向控制口。 P3 口为 LED 的串行显示控制口。 系统设置 5 个功能键 :占空比、脉宽、周期、频率和复位。 2）显示电路由 8 个数码管组成 :7 个 LED 数码管组成测量数据显示器，另一个独立的数码管用于状态显示。 3）测频标准频率 50MHz 信号由晶体振荡源电路提供。 4）待测信号经放大整形后输入 FPGA 的 TCLK. 测频 /测周期的实现： 1)令 TF=O,选择等精度测频，然后在 CONTRL 的 CLR 端加一正脉冲信号以完成测试电路状态的初始化 . 2)由预置门控信号将 CONTRL 的 START 端置高电平，预置门开始定时，此时由被测信号的上沿打开计数器 CNT1 进行计数，同时使标准频率信号进入计数器 CNT2. 3）预置门定时结束信号把 CONTRL 的 START 端置为低电平 (由单片机来完成 )，在被测信号的下一个脉冲的上沿到来时， CNT1 停止计数，同时关断 CNT2对 fs 的计数。 4)计数结束后， CONTRL 的 EEND 端将输出低电平来指示测量计数结束，单片机得到此信号后，即可利用 ADRC(P ) , A DRB(P ) , A DRA(P ) 分别读。