基于dsp图像采集系统设计

基于dsp图像采集系统设计内容摘要：

集到的数据，并将处理后的数据送至视频 解码 器，视频 解码 器对其 解码 后再送至视频输出设备监视器。 此硬件电路板的主要特点包括 : (1)一块 TI 公司 600MHz 的 TMS320DM642 DSP 芯片 ； (2)两路视频端口 —PAL/NTSC 制式或 S 端子 ； (3) 4M 64bit 同步动态存储器 (SDRAM)，存储多达 32 帧图像 ； (4)4M 8 位 Flash； (5)单 +5V为板卡供电，为 DSP 提供 ，为 I/O 提供 电压 ； (6)标准 RS232 串口通讯 视 频 输 入 设备 ， 摄 像 头视 频 编 码 器数 字 信 号 处 理 器T M S 3 2 0 D M 6 4 2视 频 解 码 器视 频 输 出 设备 ， 显 示 器S D R A M F L A S HC P L D 图 图像采集系统硬件结构 图 本图像采集系统采用的 DSP 是 TMS320DM642（以下简称 DM642） ,视频编码器采用的是 TI 公司的 TVP5150 芯片，视频解码器采用的是 Phillips 公司的 SAA7121 芯片， 基于 DSP的图像采集系统设计 第 8 页 共 51 页 SDRAM 采用的是 MT48LC4M32B2 芯片， FLASH 采用的是 AM29LV033C 芯片， CPLD采用的是 EPM7128AETC 芯片。 图像采集系统电路功能概述 图像采集系统电路板上的 DSP 芯片通过 64bit的 EMIF 接口或 8/16bit的 2 路视频接口连接板上的外围设备。 SDRAM, Flash, FPGA 和 DART 每个设备占用其中的一个接口。 电路板上用到 TI 公司的 视频 编码 器 TVP5150 和 Phillips 公司 解码 器 SAA1721 符合标准规范，与 DSP 的视频端口相连接。 I2C 总线用来配置和控制编解码器。 板上设计有 +5V电源作为独立的器件为板卡供电。 板上的配电系统为 DSP 提供 1. 4V的电压，为 I/O 提供 3. 3V的电压。 在板卡电源供给正常之前，板卡保持复位状态。 板卡上还设计有电源芯片，为编码器和解码器提供 3. 3V电压。 TMS320DM642 这款 DSP 芯片有大量的字节可以设定为地址空间。 程序代码和数据 可被存储在统一标准的 32bit 地址空间的任何位置。 内存映射如表 1 所示，左边显示了普通的 TMS320DM642 处理器的地址空间，右面显示了板卡的地址空间。 默认状态下，内部的存储器从 0x00000000 地址空间开始存储。 一部分存储器可由软件重新映射为 L2 高速缓存，而不是固定的 RAM。 EMIF(外部存储器接口 )有 4 个独立的可设定地址的区域，称为芯片使能空间( CE0~CE3 )。 板卡中 SDRAM 占据 CE0, Flash, DART 和 CPLD 映射到 CE1。 表 31 内存映射表 地 址 普通的 DM642 处理器 高速 图像采集卡 0x00000000 Internal Memory/Cache Internal Memory/Cache 0x00040000 Reserved Space Or Peripheral Registers Reserved Or Peripheral 0x80000000 EMIF CEO SDRAM 0X90000000 EMIF CEl Flash UART/CPLD 寄存器 多媒体处理 DSP 芯片 TMS320DM642 DM642 简介 一般的数字信号处理器 (DSP)芯片内部采用程序和数据分开的哈佛结构，具有专门的硬件乘法器，广泛采用流水线操作，提供特殊的 DSP 指令，在视频和图像处理中得 基于 DSP的图像采集系统设计 第 9 页 共 51 页 到广泛应用；采用的超长指令字 (VLIW)体系结构由多个并行运行的执行单元组成，这些单元在单个周期内可执行多条指令，并行是获得高性能的关键。 DM642 是目前 DSP 芯片性能最高的产品，除了有更高的时钟频率外，还扩展了许多新的指令，增加了额外的数 据通道，寄存器的数量也增加了一倍。 这些扩展使得 CPU 可以在一个时钟周期内处理更多的数据，从而获得更高的运算性能 [4]。 本图像采集系统上使用的 TMS320DM642 为 548 脚 BGA 封装 [8]，内部结构如图 2所示。 L 1 D C a c h e ( 1 6 K B y t e )T M S 3 2 0 D M6 4内 核L 1 D C a c h e ( 1 6 K B y t e ) L 2C a c h eE D M AE M I FV i d e o P o r t 0V i d e o P o r t 1V i d e o P o r t 2P C I 图 TMS320DM64 内部结构 DSP 芯片内除了 CPU外，还包含有存储器和外设设备，主要的外设设备有 ： (1)三个可配置的视频接口，可以和视频输入、输出或传输流输入无缝连接。 (2)VCX0 内插控制端口 (VIC)。 (3)10/100Mbps 以太网口 (EMAC)。 (4)数据管理输入输出模块 (MDI 0)。 (5)多通道音频串行端口 (McASP)。 (6) I2C 总线模块。 (7)两个多通道缓存串口 (McBSPs)。 (8)三个 32bit 通用定时器。 (9)用户可配置的 16 bit 或 32 bit 的主端口接口 (HPI16/HPI32)。 (10)66MHz32 bit 的 PCI 接口。 (11)通用 I/0 端口 (GPIO)。 (12)64bit 的外部存储单元接口，支持和同步或异步存储单元的连接。 DM642 芯片集成了各种片 内外设，使得开发视频和图像领域的应用更为方便。 它 基于 DSP的图像采集系统设计 第 10 页 共 51 页 带有三个可配置的视频端口，提供与视频输入、视频输出以及码流输入的无缝接口。 这些视频端口支持许多格式的视频输入 /输出，包括 BT． 65 HDTV Y／ C、 RGB 以及MPEG2 码流的输入。 利用 DM642 开发视频编码器／解码器，其视频输入／输出部分只需要一块视频采集芯片／显示芯片即可，如 Phillips 的 SAA7115／ SAA7121，无需外加逻辑控制电路和 FIFO 缓存，使硬件系统更为简单和稳定。 DM642 Cache 结构 为了解决 CPU 和存 储器之间的带宽问题，使得存储器体系的设计越来越重要，而存储器体系结构中最重要的问题是存储器容量和速度以及成本要求之间的矛盾。 片上存储器速度快、容量小但成本高，片外存储器容量大、成本低，但是速度慢，因此，产生了多级存储器体系结构。 这一结构就是把存储器分为若干级别，寄存器离处理器最近，速度最快，容量最小。 高速缓存 (Cache)速度次之，容量较大。 主存 (Memory)离 CPU最远，速度最慢，但容量很大。 在 DM642 中， Cache 分为两级 L1 和 L2, CPU 和一级程序高速缓存及一级数据高速缓存直连，两块 Cache 分别为 16KBytes 工作在 CPU 的 全速访问状态 ： 二级缓存有256KBytes,二级缓存的分段和大小分配也有很多变化。 一种配置是二级缓存全部用来作为外部内存的映射，其它的配置方式为既有直接映射，又有 4 种集合相关法的方式。 被映射的内存被用作存储流媒体数据或者中断服务程序等。 视频端口 TMS320DM64 共三个 VP 视频端口，可灵活配置视频捕捉或视频显示模式。 捕捉模式时，每个视频口可采集 2 路 8/10 位视频。 显示模式，每路视频口可输出一路 8/16/20位视频流。 在 BT. 656 和 Y/C 模式下，每个通 道的视频 FIFO 会分成 3 个独立区域，分别存一放 Y, Cb 和 Cr 数据。 配合强大的 EDMA，可实现视频流的高速转移。 但在同一Video Port 不能同时配置为采集和显示模式。 采集模式下，一个 Video Port 可连接 2 路视频 (BT. 656)，即最多可连接 6 路视频输入。 显示模式下，只支持一路输出 (8 BIT RAW模式可支持 2 路同步输出 )。 视频口 VPO 和 VP1 的高 8 位和 McASP 复用管脚，低 8 位和 McBSP 复用管脚。 8 位模式输入或输出是高位对齐 (应连接 VPD [2..9],其中 [2..9]表示2 号管脚至 9 号管脚 ，下文同理 )。 最高采样频率可达 80MHz，支持 2 路 8 bit/10 bit 的 BT. 656 模式输入，支持 BT. 656嵌入式同步模式，支持一个通道的 Y/C输入 (16 位或 20 位 Y, C独立输入 )，支持 2 路 RAW模式输入 (2 路 10 位或 1 路 20 位 )，支持 4:2:2 格式的 1/2 水平缩放，支持 4:2:2 到 4:2:0 基于 DSP的图像采集系统设计 第 11 页 共 51 页 的色度重采样，灵活高效的 FIFO 分配方式， 64 位高速 EDMA 传输。 图像采集系统中 Video Port 0 作为输入，连接到视频 编码 器， Video Port 2 用来驱动视频 解码 器。 外部存储器接 口 EMIF TMS320DM642 访问片外存储器时必须通过 EMIF (External Memory Interface)。 该DSP 的 EMIF 是 64bit，具有很强的接口能力，不仅具有很高的数据吞吐率，而且可以与目前几乎所有类型的存储器直接接口。 EMIF 可和片外同步内存直接相连，最大总线速度为 133MHz。 EMIF 中 有四个片使能，能够支持 64bit, 32bit, 16bit 和 8bit 的外部器件，有 3 个寄存器控制器。 EMIF 有二个内存控制器 :SDRAM 控制器支持 16Mb ~256Mb SDRAM 器件，可编 程同步控制器提供和各种同步存储设备的直连，可编程异步控制器提供同异步存储设备的直连。 TMS320DM642 可配置 EMIF 的时钟源，可以是内部时钟 也可以是 外部时钟，有ECLKINSEL0 和 ECLKINSEL1 两个管脚 (和管脚 EA19, EA20 复用 )复位时的状态决定。 本系统设置为 CPUCLK/6，时钟源设置见表 32。 表 32 时钟源设置 需要注意的 是，虽然 TMS320DM642 的寻址能力是 32bit，但是经 EMIF 直接输出的地址信号是 EA [3..22]，最低位是 EA3，而不是 EA0。 但这并不意味着 TMS320DM642访问外存时只能进行双字 (64bit)存取，实际上内部 64bit 地址的最低三位 EA2, EA1 和EA0 经译码后，由 BE [0.. 7]输出。 另外， CE [0.. 3]也是更高位地址信号的译码输出。 EDMA DM642 的 EMDA 能提供超过 2Gb/s 的外部带宽。 EDMA 支持 64 路独立触发的事件传输。 总共有 85 个参数用来对 ―Linking‖或 ―Chaining‖进行配置。 ―Linking‖是在一个事ECLKINSEL0 ECLKINSEL1 模式 0 0 ECLKIN* 0 1 CPUCLK/4 1 0 CPUCLK/6 1 1 ECLKIN 基于 DSP的图像采集系统设计 第 12 页 共 51 页 件被触发时，允许一个序列进行传输。 ―Chaining‖是当一个通道的数据传输完毕时，触发另一个通道的数据传输。 Linking 和 Chaining 使得仅仅被 CPU 初始配置之后， DMA能够连续的自动运行。 64 通道 EDMA，最高时钟达 1 /2 CPU 时钟。 状态和控制寄存器映射到存储区， EDMA 传送优先级控制，支持中断报告，支持外部设备 EDMA 传输，支持 EDMA 串接 (Chaining)。 C64XX 系列 DSP 有大的可寻址空间。 程序代码和数据可以放 在这个统一地址空间中的任何地方。 地址始终是 32bit 宽度。 DSP 外围电路设计 视频输入接口电路 视频输入解码模块由 1 个 TVP5150 型视频解码器及外围电路组成，主要功能是将每 路 CCD 摄像头采集输入的标准 PAL 制电视模拟信号发送到视频 编码 器，完成视频图像的箝位及抗混叠滤波等预处理、模拟数字化转换及亮度 /色度、水平 /垂直同步等信号的分离，实现模拟视频信号转换为数字并行信号 码流格式。 TVP5l50 可将基带模拟 NTSC、 PAL 及 SECAM 视频信号转换成数字分量视频信号，正常工作 时的功耗仅为 115 mW，售价比同系。