ep2c35用户手册v

ep2c35用户手册v内容摘要：

15 图 27 Nand Flash 与 FPGA 连接框图 信号名称 对应 FPGA 管脚名称 功能 说明 NANDF_DATA[0] Pin_W16 Data Input/Outputs NANDF_DATA[1] Pin_Y16 NANDF_DATA[2] Pin_W15 NANDF_DATA[3] Pin_W14 NANDF_DATA[4] Pin_Y14 NANDF_DATA[5] Pin_Y13 NANDF_DATA[6] Pin_Y10 NANDF_DATA[7] Pin_W9 NANDF_CLE Pin_Y7 Command Latch Enable NANDF_ALE Pin_W7 Address Latch Enable NANDF_R/B Pin_AB8 Ready/Busy output NANDF_CS Pin_Y6 Chip Enable NANDF_RD Pin_Y5 Read Enable NANDF_WE Pin_W8 Write Enable NANDF_WP Pin_Y9 表 27 Nand Flash 与 FPGA 管脚配置表 16 SDRAM EP2C35 核心板上使用的 SDRAM 为 HY57V561620BT6，该芯片最高可工作在 166MHz 主频上，由 4 个 4M 16bits 的 Bank 组成，共有 32Mbytes 的容量，即16M 16bits。 开发板上的主时钟源为 50MHz，通过内部 PLL 进行 3 倍频可得到稳定的 150MHz 时钟，所以 Nios II CPU 可以在 150MHz 主频上与 SDRAM 进行数据交互，数据吞吐率高达 300Mbytes/S，如此高的数据交互能力，足以满足不同开发人士所需。 具体的芯片有关参数请读者参照其数据手册。 SDRAM 与 FPGA的 连接框图如上图 28 所示 ； 与 FPGA 的管脚连接见如下表 28。 图 28 SDRAM 与 FPGA 连接框图 信号名称 对应 FPGA 管脚名称 功能 说明 SDRAM_ADDR[0] Pin_W2 SDRAM 地址总线 SDRAM_ADDR[1] Pin_W1 SDRAM_ADDR[2] Pin_V2 SDRAM_ADDR[3] Pin_V1 17 SDRAM_ADDR[4] Pin_W5 SDRAM_ADDR[5] Pin_T5 SDRAM_ADDR[6] Pin_R5 SDRAM_ADDR[7] Pin_T3 SDRAM_ADDR[8] Pin_U3 SDRAM_ADDR[9] Pin_V4 SDRAM_ADDR[10] Pin_Y1 SDRAM_ADDR[11] Pin_W3 SDRAM_ADDR[12] Pin_W4 SDRAM_DATA[0] Pin_H1 SRAM 数据总线 SDRAM_DATA[1] Pin_H2 SDRAM_DATA[2] Pin_J1 SDRAM_DATA[3] Pin_J2 SDRAM_DATA[4] Pin_N1 SDRAM_DATA[5] Pin_N2 SDRAM_DATA[6] Pin_P1 SDRAM_DATA[7] Pin_P2 SDRAM_DATA[8] Pin_F1 SDRAM_DATA[9] Pin_F2 SDRAM_DATA[10] Pin_E1 SDRAM_DATA[11] Pin_E2 SDRAM_DATA[12] Pin_D1 SDRAM_DATA[13] Pin_D2 SDRAM_DATA[14] Pin_C1 SDRAM_DATA[15] Pin_C2 SDRAM_BA0 Pin_U2 SDRAM_BA1 Pin_Y2 SDRAM_M0 Pin_R1 SDRAM_M1 Pin_Y4 SDRAM_CS Pin_U1 SDRAM_WE Pin_R2 18 SDRAM_CLK Pin_U4 SDRAM_CKE Pin_Y3 SDRAM_RAS Pin_T2 SDRAM_CAS Pin_T1 表 28 SDRAM 与 FPGA 管脚配置表 板载模块接口 晶振 核心 板上提供了高精度、高稳定性 50MHz 时钟，该时钟直接与 FPGA 的PINL1（ GCLK0） 引脚相连。 如果设计人员需要其它频率时钟源，可以在 FPGA 内部进行分频或利用FPGA 内部 PLL 倍频等途径来得到。 图 29 所示为晶体与 FPGA 连接框图；表 29 所示为晶体与 FPGA 管脚连接配置表。 图 29 50MHZ 晶振与 FPGA 连接框图 信号名称 对应 FPGA管脚名称 功能 说明 50MHZ Pin_L1 50MHZ Clock input 表 29 50MHZ 晶振与 FPGA 管脚配置表 19 用户自定义按键 为了方便开发人员作一些简单的、手动的逻辑输入， 核心 板上提供了 4 个用户自定义按键 ，位于核心板的右下方。 这四个按键连接到了 FPGA 的四个 IO 引脚上，具体的定义和使用则有开发人员自由决定。 按键与 FPGA 的硬件连接 如图210。 表 210 所示为按键与 FPGA 管脚连接配置表。 图 210 BT1BT4 按键与 FPGA 连接框图 信号名称 对应 FPGA管脚名称 功能 说明 BT1 Pin_M1 Push Button input BT2 Pin_M2 Push Button input BT3 Pin_U12 Push Button input BT4 Pin_U11 Push Button input 表 210 BT1BT4 按键与 FPGA 管脚配置表 注：按键按下为低电平，抬起为高电平。 20 用户自定义 LED 为了方便开发人员进行简单直观的信号观察，开发板上提供了四个用户自定义 LED。 这四个 LED 灯位于核心板的右下方（四个自定义按键的上方）， 这四个LED 由 FPGA 的 IO 引脚直接驱动，当 FPGA 对应的 IO 输出高电平时， LED 点亮；当 FPGA 对应的 IO 输出低电平时， LED 熄灭。 四个 LED 和 FPGA 的硬件连接 如图 211 所示，四个 LED 灯与 FPGA 的管脚连接如表 211。 图 211 LED1LED4 灯与 FPGA 连接框图 信号名称 对应 FPGA管脚名称 功能 说明 HLED1 Pin_V8 Red LED display HLED2 Pin_T8 Red LED display HLED3 Pin_T7 Red LED display HLED4 Pin_T6 Red LED display 表 211 LED1LED4 灯与 FPGA 管脚配置表 21 复位按键 开发板上有一个复位按键，位于 四个按键开关的左边。 复位按键上面的 LED为复位指示，当复位按键按下时（低电平）， LED 亮。 复位按键连接到 FPGA 的 B3 引脚上，可以供开发人员作为 Nios II CPU 的复位信号。 当然也可以作为普通的按键来使用。 复位按键与 FPGA 的连接如图 212 所示。 与 FPGA 的管脚配置如表 212 所示。 图 212 复位按键与 FPGA 连接框图 信号名称 对应 FPGA管脚名称 功能 说明 Reset Pin_B3 复位按键输入 表 212 复位按键与 FPGA 管脚配置表 七段码 LED 数码管 显示 七段码 LED数码管 是 核心 板上提供的另一个方便开发人员调试的显示设备。 核心 板上使用的七段码 LED 数码管 是共阳极型， a～ f 和 dp 这八个 LED 均与 FPGA的 IO 引脚直接相连，其对应段名称如图 213 所示。 图 213 七段码 LED 22 由于七段码 LED 数码管 公共端连接到 VCC（共阳极型），当 FPGA 对应的IO 引脚输出低电平时，对应的七段码 LED 数码管 中的 LED 被 点亮；当 FPGA 对应的 IO 引脚输出高电平时，对应的七段码 LED 中的 LED 熄灭。 七段码 LED 数码管 和 FPGA 的硬件连接 如图 214 所示。 表 213 所示为七段码 LED 数码管的每段与 FPGA 的管脚连接配置表。 图 214 七段码 LED 数码管 与 FPGA 连接框图 信号名称 对应 FPGA管脚名称 功能 说明 Hseg_D0 Pin_T11 7segment displays “a” Hseg_D1 Pin_L17 7segment displays “b” Hseg_D2 Pin_T16 7segment displays “c” Hseg_D3 Pin_J14 7segment displays “d” Hseg_D4 Pin_V9 7segment displays “e” Hseg_D5 Pin_V11 7segment displays “f” Hseg_D6 Pin_U13 7segment displays “g” Hseg_D7 Pin_U14 7segment displays “dp” 表 213 七段码 LED 数码管 与 FPGA 管脚配置表 23 电源管理接口 核心板单独使用时，仅需从 Power 电源适配器接口输入＋ 5V 直流电压即可（核心板的左上角处）。 用户需要特别注意的是，插入电源适配器接口的插头必须为 内正外负 供电极性，如图 215 所示。 为了保证系统能够稳定工作，电源适配器功率最好在 5V/1A 以上。 图 215 电源适配器插头说明 核心板与系统板和扩展板接合起来使用时，核心板的供电由系统板提供。 系统板的开关电源通过 系统板 与核心板 连接的扩展接口为核心板供电。 核心板上的电源管理模块将输入的 5V 直流电源 转换为各模块所需的适配电源。 电源管理模块输出的电源分布如下图 216 所示。 图 216 电源 管理模块流程图 24 扩展接口 开发板上提供的资源模块占用了部分 FPGA 引脚，除此之外，还有 164 个左右的可用 IO供用户自定义使用，这些 IO 通过 JP JP JP3 扩展接口引出。 JP JP2和 JP3 分别位于核心板的左右两边和上边，分别通过间距为 的标准双排针插座，提供了 164 个用户自定义 IO，以满足普通用户的一般需要。 同时这些标准的双排针插座通过与 EDA/SOPC 实验开发 平台上的与之对应的标准双排孔插座相接，使实验平台上的用户接口与核心板相连构成一个完整的实验开发平台。 JP JP JP3 的引脚定义如图 217 所示， JP JP JP3 其引脚与 FPGA 的IO 接口的对应关系如表 21 21 216 所示： 图 217 JP1JP3 所使用的接插件及其引脚定义 25 JP1引脚 EP2C35 管脚 说明 JP1 引脚 EP2C35 管脚 说明 1 / VCC(5V) 26 Pin_L8 FPGA_IO 2 / VCC(5V) 27 Pin_M5 FPGA_IO 3 / VCC(5V) 28 Pin_M6 FPGA_IO 4 / VCC(5V) 29 Pin_N3 FPGA_IO 5 / GND 30 Pin_N4 FPGA_IO 6 / GND 31 Pin_N6 FPGA_IO 7 / GND 32 Pin_P3 FPGA_IO 8 Pin_B3 FPGA_IO 33 Pin_P5 FPGA_IO 9 Pin_D3 FPGA_IO 34 Pin_P6 FPGA_IO 10 Pin_D4 FPGA_IO 35 Pin_P19 FPGA_IO 11 Pin_D5 FPGA_IO 36 Pin_P4 FPGA_IO 12 Pin_E3 FPGA_IO 37 Pin_R6 FPGA_IO 13 Pin_E4 FPGA_IO 38 Pin_R7 FPGA_IO 14 Pin_F3 FPGA_IO 39 Pin_R8 FPGA_IO 15 Pin_F4 FPGA_IO 40 Pin_J3 FPGA_IO 16 Pin_G3 FPGA_IO 41 Pin_W18 FPGA_IO 17 Pin_G5 F。