(最新)ade7020用户手册中文版

(最新)ade7020用户手册中文版内容摘要：

GND4MIX_I, MIX_I,MIX_Q, MIX_Q,FILT_I, FILT_IGND4FILT_Q, FILT_Q,TEST_ACESLESDATA描述这个引脚上变化的电压决定了压控振荡器(VCO)的输出频率。 电压越高输出频率也越高PA 模块标准电压。 该引脚与地间应接并联一个100 nF pF 的电容器以增加稳定性及抗干扰能力 PA 模块电源。 μF 和 10 pF 的退藕电容，所有的VDD 引脚应该连到一起。 该脚输入被调制信号。 输出功率等级为?20 dBm 到+13 dBm. 负载阻抗应该做适当调整以匹配输出阻抗。 具体参考发射机部分。 输出地. 所有的接地引脚应该连接接收部分LNA 输入。 为了能确保最大功率的传输，天线和微分LNA 输入之间需要作输入匹配。 见LNA/PA匹配部分。 备用LNA 输入。 见LNA/PA匹配部分。 LNA 外部偏置电阻。 最适宜电阻为 kΩ ，误差 5% LNA/MIXER 模块电源。 该引脚和地应接一个10 nF电容退藕。 接外部电阻用于设置电荷泵电流和一些内部偏置电流，使用误差在5% kΩ电阻即可。 Regulator Voltage for LNA/MIXER 模块标准电压. 该引脚与地间应接一个100nF 的电容器以增加稳定性及抗干扰能力 LNA/MIXER 模块地。 信号通路测试引脚。 这些引脚在正常条件下为高阻态，应当悬空。 LNA/MIXER 模块地。 信号通路测试引脚。 这些引脚在正常条件下为高阻态，应当悬空。 芯片使能信号。 使 CE置低电平可以使 ADF7020 进入完全待机状态.。 当CE为低时寄存器值丢失，当CE再次恢复高电平时这部分必须重置。 负载使能, CMOS 输入。 当LE 升高时，存储在移位寄存器中的数据将会被存入14个锁存器其中一个，锁存器的选择是用控制位选择的。 串行数据输入，串行数据传输时高位先入，最低两位为控制位，该引脚为高阻抗CMOS输入。 Rev. B | Page 11 of 48484746454443424140393837CVCOGND1GNDVCO GNDGNDVDDCPOUTCREG3VDD3OSC1OSC2MUXOUTMIX_IMIX_IMIX_QMIX_QFILT_IFILT_IGND4FILT_QFILT_QGND4TEST_ACE13141516171819202122232405351006ADF7020引脚编号272829303132333435363738394041424344 to 4748符号SREADSCLKGND2ADCINCREG2VDD2INT/LOCKDATA I/ODATA CLKCLKOUTMUXOUTOSC2OSC1VDD3CREG3CPOUTVDDGND, GND1,VCO GNDCVCO描述串行数据输出。 用于馈送从ADF7020到微控制器的回读数据，从SREAD 引脚回读位(AFC, ADC回读)的时钟信号由SCLK提供。 串行时钟输入。 给寄存器存储数据提供时钟，数据在时钟信号的上升沿被存入24位移位寄存器，该引脚为数字CMOS输入。 数字地A/D转换器输入。 该引脚为内部7位ADC的访问通路。 Readback 是引脚SREAD 所引入数字部分参考电压，应在该脚和地之间并联一个100 pF电容，以提高电压稳定性和抗噪声能力数字电源。 应在离该引脚尽可能近的地方与地之间接一个10 nF电容退藕。 双向口，输入模式（中断模式）下，当ADF7020接收到一个和起始序列的匹配，它会接入INT/ LOCK引脚。 输入模式(锁存模式)下，当微控制器检测到一个可用的开端时，它可以锁住解调器输入阀值，一旦锁住了阀值，就可用稳定地接收NRZ 数据。 这种模式下解调锁可以最快接入。 发送数据输入/接收数据输出。 该引脚信号为数字量，适用于标准CMOS。 接收模式下，该引脚输出同步数据时钟，时钟上升沿和接收的数据中心相匹配，在GFSK传输模式下，该引脚输出精确的时钟信号，用于锁存需要精确数据传输率时从微控制器送入发射机的数据。 参考高斯型频移键控GFSK部分。 带输出驱动的晶振的分解方案。 该数字时钟可以驱动若干个CMOS输入，例如微控制器时钟。 输出信号占空比为50:50。 该引脚提供Lock_Detect 信号，用于检测锁相环是否因错误的频率而锁住，其他信号包括Regulator_Ready， 串行口状态指示器应将参考晶振放置在该引脚和OSC1之间。 通过用CMOS电平驱动该引脚并废除晶振，可以使用一个TCXO 用于连接参考晶振Charge Pump和PLL Dividers电源.。 μF电容到地退藕。 Charge Pump and PLL Dividers基准电压。 应在地和该引脚之间并联一个 100 nF电容和一个 pF电容，以提高基准源稳定性和抗噪能力。 Charge Pump输出。 内部集成的环路滤波器通过该输出产生电流脉冲。 这个电流会改变压控振荡器的输入控制电压。 VCO 储能电路电源。 μF电容到地退藕。 VCO模块地在该脚和CREG1之间接一个22 nF电容减少VCO噪声。 Rev. B | Page 12 of 48ADF7020载波功率 –REF –ATTEN MKR1–REF 10dBmPEAKATTEN 20dBMKR4 SWEEP (601pts)dB/DIVlog10dB/DIV1kHzFREQUENCY OFFSET10MHzSTART 100MHzRES BW 3MHzVBW 3MHzSTOP SWEEP (601pts)图 7. MHz, VDD = V, ICP = mA时的相位噪声响应Figure 10. RFOUT 匹配 50 Ω, 无滤波器时的谐波响应Δ Mkr1 10NORMREF 15dBmATTEN 30dB–log203040506010dB/DIVLgAvW1 S2S3 FCAA163。 (f):FTunSwp70 FREQUENCY (MHz)START 800MHzRES BW 30kHzVBW 30kHzSTOP SWEEP (601pts)0–5–10–15–20–25–30–35–40–45–50–55–60–65图 8. FSK 和GFSK调制 下的输出光谱100–10–20–30–40图11. 谐波响应, Murata Dielectric Filter–70–400 –300 –200 –100 0 100 200 300 400 500 600–350 –250 –150 –50 50 150 250 350 450 550IF FREQ (kHz)–50 FREQUENCY (MHz)图9. IF 滤波器响应特性图12. ASK, OOK, 和GOOK模式下 DR = 10 kbps时的输出光谱Rev. B | Page 13 of 48134REFLEVEL1RΔ1BW。