计算机组成原理课程设计基于vhdl的智力竞赛抢答器的设计与实现

计算机组成原理课程设计基于vhdl的智力竞赛抢答器的设计与实现内容摘要：

POINTS_B1。 CC1=POINTS_C1。 DD1=POINTS_D1。 END PROCESS。 END ARCHITECTURE ART。 扫描显示模块 的设计 此模块将计分电路中的计分结果通过扫描并显示出来于屏幕上。 抢答者和观众则通过显示屏幕上的分数来判别竞赛都之间的成绩。 最终胜负结果也是通过这个分数来判别的。 显示部分采用动态扫描 4 位 LED 显示接口电路 , LED 动态显示是单片机中应用最为广泛的一种显示方式 , 其接口电路是把所有显示器的 8 个笔划段 a~dp 同名端并联在一起 , 而每一个显示器的公共极 COM是各自独立地受 I/O 线控制 , CPU 的字段输出口送出字形码时 , 所有显示器由于同名端并连接收到相同的字形码 , 但究竟哪个显示 器亮 , 则取决于 COM端 , 而这一端是由 I/O 控制的 , 所以就可以自行决定何时显示哪一位了 , 在轮流点亮扫描过程中 , 每位显示器的点亮时间表是极为短暂的 , 但由于人的视觉暂留现象及发光二极管的余辉将就尽管实际上各位显示器并非同时点亮 , 但只要扫描速度足够快 , 给人的印象就是一组稳定的显示数据 , 不会有闪烁感。 扫描显示电路可以由 VHDL 程序来实现，以下是一断扫描显示的 VHDL 程序： begin if (clk_fresh39。 event and clk_fresh=39。 139。 ) then t:=t+1。 if t=000 then segcs=10000000。 seg=ZBXS。 《基于 VHDL 的智力竞赛抢答器的设计与实现 》 第 10 页 共 25 页 elsif t=001 then segcs=00100000。 seg=A1。 elsif t=010 then segcs=00010000。 seg=B1。 elsif t=011 then segcs=00001000。 seg=C1。 elsif t=100 then segcs=00000100。 seg=D1。 elsif t=101 then segcs=00000010。 seg=JSXS1。 elsif t=110 then segcs=00000001。 seg=JSXS2。 elsif t=111 then segcs=00000000。 seg=0000000。 end if。 end if。 end process。 end rtl。 《基于 VHDL 的智力竞赛抢答器的设计与实现 》 第 11 页 共 25 页 4 系统仿真 (1)鉴别锁存电路由 VHDL 程序实现后，其仿真图如图 所示。 图 鉴别锁存仿真图 时序仿真分析： RST， STA 为输入控制信号， A， B， C， D 为输入信号，表示参与答题的四位选手， START， A1， B1， C1， D1 为输出信号，表示抢答的输出结果，如图 所示：当 A， B， C， D 四个输入信号，有一个先为 1 时候，表示 首先抢答，则输出A1 为 1，表示抢答成功，其他信号被屏蔽，为无效信号。 (2)答题计时电路由 VHDL 程序实现后，其仿真图如图 所示。 图 答题计时仿真图 时序仿真分析： CLK 为输入时钟信号， LDN 为输入信号，表示开始答题，如图 所示：当选手开始答题的时候， CLK 输入时钟脉冲信号，开始记时间，当选手答题完毕后，记时结束，如若在规定时间内没完成答题，则表示答题失败。 (3)计分电路由 VHDL 程序实现后，其仿真图如 图 所示。 《基于 VHDL 的智力竞赛抢答器的设计与实现 》 第 12 页 共 25 页 图 计分电路仿真图 时序仿真分析： RST 为输入控制信号，用 来复位， ADD 为输入信号，表示答对一题加分， CHOSE 输入信号，用来选择选手， AA2， AA1， AA0， BB2， BB1， BB0 为输出信号，表示记分的结果，如图 所示：选择 A 选手答题，如答对，则输出 A2 为 1，如答错，则输出 A1 为 1，如没答，则输出 A0 为 0。 (4)扫描显示由 VHDL 程序实现后，其仿真图如 图 所示。 图 扫描显示电路仿真图 时序仿真分析： IN4 为输入信号， OUT 为输出显示信号，如图 示，把输入信号进行编码输出。 《基于 VHDL 的智力竞赛抢答器的设计与实现 》 第 13 页 共 25 页 5 结 束语 通过 二周 的紧张工作，最后完成了我的设计任务 —— 基于 VHDL 的四路智力竞赛抢答器的 设计。 通过本次课程设计的学习，我深深的体会到设计课的重要性和目的性所在。 本次设计课不仅仅培养了我们实际操作能力，也培养了我们灵活运用课本知识，理论联系实际，独立自主的进行设计的能力。 它不仅仅是一个学习新知识新方法的好机会，同时也是对我所学知识的一次综合的检验和复习，使我明白了自己的缺陷所在，从而查漏补缺。 希望学校以后多安排一些类似的实践环节，让同学们学以致用。 在设计中要求我要有耐心和毅力，还要细心，稍有不慎，一个小小的错 误就会导致结果的不正确，而对错误的检查要求我要有足够的耐心，通过这次设计和设计中遇到的问题，也积累了一定的经验，对以后从事集成电路设计工作会有一定的帮助。 在应用 VHDL 的过程中让我真正领会到了其并行运行与其他软件顺序执行的差别及其在电路设计上的优越性。 用 VHDL 硬件描述语言的形式来进行数字系统的设计方便灵活，利用 EDA 软件进行编译优化仿真极大地减少了 电路 设计时间和可能发生的错误，降低了开发成本，这种设计 方法必将在未来的数字系统设计中发挥越来越重要的作用。 《基于 VHDL 的智力竞赛抢答器的设计与实现 》 第 14 页 共 25 页 致 谢 在本次课程设计完成的过程中，受到了很多人的帮助。 报告的顺利完成，要感谢同学们给予的资料帮助，使我学习到很多知识。 在这里还要感谢老师，他以严谨的教学态度， 做研究全力以赴的精神，对我课程设计报告的写作给予悉心指导，提出了许多批评建议，使个人的报告得以如期完成，在此致上最真挚的谢意。 《基于 VHDL 的智力竞赛抢答器的设计与实现 》 第 15 页 共 25 页 参考文献 [1]胡丹．基于 VHDL 的智力抢答器的设计．现代机械 [J]． 10026886(2020)03005403． [2]侯伯亨，顾新 ． VHDL 硬件描述语言与数字逻辑电路设计 ． 西安 ： 西安电子客机大学出版社 ， 2020． [3]宋卫海，王明晶．数字电子技术 [M]．济南：山东科学技术出版社， 2020． [4]曾繁泰 ,陈美金 .VHDL 程序设计 [M].北京 :清华大学出版社 ,2020 《基于 VHDL 的智力竞赛抢答器的设计与实现 》 第 16 页 共 25 页 附 录 （ 1） SCN 模块的 VHDL 程序： 任一选手按下键后，锁存器完成锁存，对 其余选 手的请求不做响应，直到主持人按 下复位键 LIBRARY IEEE。 USE。 ENTITY SCN IS PORT( CP:IN STD_LOGIC。 CLR:IN STD_LOGIC。 Q:OUT STD_LOGIC)。 END SCN。 ARCHITECTURE RTL OF SCN IS BEGIN PROCESS(CP,CLR) BEGIN IF CLR=39。 039。 THEN 不完整的条件产生锁存 Q=39。 039。 ELSIF CP39。 EVENT AND CP=39。 039。 THEN Q=39。 139。 END IF。 END。