eda设计基于fpga的任意波形发生器

eda设计基于fpga的任意波形发生器内容摘要：

内部连线和 I／ O 单元都可以由用户编程，可以实现任何逻辑功能，满足各种设计需求。 其速度快，功耗低，通用性强，特别适用于复杂系统的设计。 使用 FPGA 还可以实现动态配置、在线系统重构（可以在系统运行的不同时刻，按需要改变电路的功能，使系统具备多种空间相关或时间相关的任务）及硬件 软化、软件硬化等功能。 鉴于高频疲劳试验机控制器控制规模比较大，功能复杂，故我们在研制过程中，在传统试验机控制器的基础上，通过 FPGA技术及微机技术两者的结合，来全面提升控制器系统的性能，使整机的工作效率、控制精度和电气系统可靠性得到了提高，且操作方便而又不乏技术的先进性。 Verilog 语言简介 Verilog 语言概述 Verilog HDL 是一种硬件描述语言 (hardware description language)，为了制作数字电路而用来描述 ASICs 和 FPGA 的设 计之用 [2]。 Verilog HDL 可以用来进行各种层次的逻辑设计，也可以进行 数字系统 的逻辑综合，仿真验证和时序分析 ， Verilog HDL 进行设计最大的优点是其工艺无关性．这使得工程师在功能设计，逻辑验证阶段可以不必过多考虑门级及工艺实现的具体细节，只需根据系统设计的要求施加不同的约束条件，即可设计出实际电路． Verilog 是由 en:Gateway Design Automation 公司于大约 1984 年开始发展。 Gateway Design Automation 公司后来被 Cadence Design Systems 于 1990年所购并。 现在 Cadence 对于 Gateway 公司的 Verilog 和 VerilogXL 模拟器拥有全部的财产权。 综合实践 5 VerilogHDL 基本结构 （ 1）基本逻辑门 ， 例如 and 、 or 和 nand 等都内置在语言中。 （ 2） 用户定义原语（ UDP ）创建的灵活性。 用户定义的原语既可以是组合逻辑 原语，也可以是时序逻辑原语。 （ 3）开关级基本结构模型，例如 pmos 和 nmos 等也被内置在语言中。 （ 4）提供显式语言结构指定设计中的端口到端口的时延及路径时延和设计的时序 检查。 （ 5） 可采用三种不同方式或混合方式对设计建模。 这些方式包括 ： 行为描述方式 — 使用过程化结构建模；数据流方式 — 使用连续赋值语句方式建模；结构化方式 — 使用门和模块实例语句描述建模。 * Verilog HDL 中有两类数据类型 ： 线网数据类型和寄存器数据类型。 线网类型表 示构件间的物理连线，而寄存器类型表示抽象的数据存储元件。 * 能够描述层次 设计，可使用模块实例结构描述任何层次。 * 设计的规模可以是任意的；语言不对设计的规模（大小 ） 施加任何限制。 * Verilog HDL 不再是某些公司的专有语言而是 IEEE 标准。 * 人和机器都可阅读 Verilog 语言，因此它可作为 EDA 的工具和设计者之间的交 互语言。 * Verilog HDL 语言的描述能力能够通过使用编程语言接口（ PLI ）机制进一步扩展。 PLI 是允许外部函数访问 Verilog 模块内信息、允许设计者与模拟器交互的例 程集合。 * 设计能够在多个层次上加以描述 ，从开关级、门级、寄存器传送级（ RTL ）到算法级，包括进程和队列级。 * 能够使用内置开关级原语在开关级对设计完整建模。 * 同一语言可用于生成模拟激励和指定测试的验证约束条件，例如输入值的综合实践 6 指定。 * Verilog HDL 能够监控模拟验证的执行，即模拟验证执行过程中设计的值能够被监控 和显示。 这些值也能够用于与期望值比较，在不匹配的情况下，打印报告消息。 * 在行为级描述中， Verilog HDL 不仅能够在 RTL 级上进行设计描述，而且能够在体 系结构级描述及其算法级行为上进行设计描述。 * 能够使用门和模块实例化语句在结构级进行结构描述。 * Verilog HDL 的混合方式建模能力，即在一个设计中每个模块均可以在不同设计层次 上建模。 * Verilog HDL 还具有内置逻辑函数，例如 amp。 （按位与）和 |（按位或）。 * 对高级编程语言结构，例如条件语句、情况语句和循环语句，语言中都可以使用。 * 可以显式地对并发和定时进行建模。 * 提供强有力的文件读写能力。 * 语言在特定情况下是非确定性的，即在不同的模拟器上模型可以产生不同的结果；例如，事件队列上的事件顺序在标准中没有定义。 QuarrtusII 概述 Quartus II 是 Altera 公司 的综合性 PLD开发 软件 ，支持原理图、 VHDL、VerilogHDL 以及 AHDL（ Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整 PLD 设计流程 [4]。 Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl脚本 完成设计流程外，提供了完善的用户图形界面设计方式。 具有运行速度快，界面统一，功能集中，易学易用等特点。 Quartus II 支持 Altera 的 IP核，包含了 LPM/MegaFunction 宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设综合实践 7 计速度。 对第三方 EDA 工具的良好支持也使用户可以在设计流程的各个阶段使用。