电子技术课程设计-数字频率计设计

电子技术课程设计-数字频率计设计内容摘要：

10OE9OF15OC11OB12OG14~LT3~RBI5~BI/RBO4U 1 97 4 L S 4 8 NA7B1C2D6OA13OD10OE9OF15OC11OB12OG14~LT3~RBI5~BI/RBO4U 2 07 4 L S 4 8 NA7B1C2D6OA13OD10OE9OF15OC11OB12OG14~LT3~RBI5~BI/RBO4123456789101112131415161718192021222324252627282930313233343536373839404142434445464748495051525354555658596057 61626364656667686970717274757678 79828386 8773807784818885G N DG N DG N DG N DG N DG N DG N DG N DG N DG N D112 113 114G N DG N D122115U 2 1A B C D E F GCAHU 2 2A B C D E F GCAHU 2 3A B C D E F GCAHU 2 4A B C D E F GCAH 计数电路图 由闸门出来的信号进入计数器 U14 的 CP 端，当下降沿进来时， U14 开始计数，当 U14计满十个数时，输出端 QD 由 1 变成 0，此时出现一个下降沿，并将此下降沿传给 U13 的CP 端，则 U13 计数 为 1， U14 则 又 从 0 开始计数一直计到 9， 如此循环，计数器能从 0 开始一直计到 9999， U14 相当于计十进制数的个位数， U13 计十位数， U12 计百位数， U11计千位数。 锁存器 U 1 17 4 L S 9 0 NQA12QB9QD11QC8INB1R916R927R012INA14R023U 1 27 4 L S 9 0 NQA12QB9QD11QC8INB1R916R927R012INA14R023U 1 37 4 L S 9 0 NQA12QB9QD11QC8INB1R916R927R012INA14R023U 1 47 4 L S 9 0 NQA12QB9QD11QC8INB1R916R927R012INA14R023U 1 57 4 L S 2 7 3 N1D32D43D74D85D136D147D178D18~CLR1CLK111Q22Q53Q64Q95Q126Q157Q168Q19U 1 67 4 L S 2 7 3 N1D32D43D74D85D136D147D178D18~CLR1CLK111Q22Q53Q64Q95Q126Q157Q168Q19U 1 77 4 L S 4 8 NA7B1C2D6OA13OD10OE9OF15OC11OB12OG14~LT3~RBI5~BI/RBO4U 1 87 4 L S 4 8 NA7B1C2D6OA13OD10OE9OF15OC11OB12OG14~LT3~RBI5~BI/RBO4U 1 97 4 L S 4 8 NA7B1C2D6OA13OD10OE9OF15OC11OB12OG14~LT3~RBI5~BI/RBO4U 2 07 4 L S 4 8 NA7B1C2D6OA13OD10OE9OF15OC11OB12OG14~LT3~RBI5~BI/RBO4123456789101112131415161718192021222324252627282930313233343536373839404142434445464748495051525354555658596057 61626364656667686970717274757678798283868773807784818885G N DG N DG N DG N DG N DG N DG N DG N DG N DG N D112 113 114G N DG N D122115U 2 1A B C D E F GCAHU 2 2A B C D E F GCAHU 2 3A B C D E F GCAHU 2 4A B C D E F GCAH 计数、锁存电路图 锁存器的作用是将时基时间信号结束时所计得的数进行锁存，使显示器上能稳定的显示此时计数器的值，时基计数时间结束时，逻辑控制电路发出锁存信号，将此时计数器的数值直接送译码显示器。 沈阳工程学院课程设计（论文） 10 选用两个 8 位锁存器 74LS273 可以完成上述功能。 当锁存信 号 CP 的正跳变来到时，锁存器的输出等于输入，即 Q=D，从而将 4 个十进制计数器即个位、十位、百位、及的输出值送到 7 段译码驱动器 74LS48。 高电平结束后，无论 D 为何值，输出端的状态仍保持原来的状态不变。 所以在计数期间内，计数器的输出不会送到译码显示器。 8 位锁存器 74LS273 是单片集成上升沿触发的触发器，它用直接清零输入执行 D 型触发器的逻辑功能，在时钟脉冲的正跃跳沿上传到 Q 输出端 . 译码显示电路 U 1 17 4 L S 9 0 NQA12QB9QD11QC8INB1R916R927R012INA14R023U 1 27 4 L S 9 0 NQA12QB9QD11QC8INB1R916R927R012INA14R023U 1 37 4 L S 9 0 NQA12QB9QD11QC8INB1R916R927R012INA14R023U 1 47 4 L S 9 0 NQA12QB9QD11QC8INB1R916R927R012INA14R023U 1 57 4 L S 2 7 3 N1D32D43D74D85D136D147D178D18~CLR1CLK111Q22Q53Q64Q95Q126Q157Q168Q19U 1 67 4 L S 2 7 3 N1D32D43D74D85D136D147D178D18~CLR1CLK111Q22Q53Q64Q95Q126Q157Q168Q19U 1 77 4 L S 4 8 NA7B1C2D6OA13OD10OE9OF15OC11OB12OG14~LT3~RBI5~BI/RBO4U 1 87 4 L S 4 8 NA7B1C2D6OA13OD10OE9OF15OC11OB12OG14~LT3~RBI5~BI/RBO4U 1 97 4 L S 4 8 NA7B1C2D6OA13OD10OE9OF15OC11OB12OG14~LT3~RBI5~BI/RBO4U 2 07 4 L S 4 8 NA7B1C2D6OA13OD10OE9OF15OC11OB12OG14~LT3~RBI5~BI/RBO4123456789101112131415161718192021222324252627282930313233343536373839404142434445464748495051525354555658596057 61626364656667686970717274757678 79828386 8773807784818885G N DG N DG N DG N DG N DG N DG N DG N DG N DG N D112 113 114G N DG N D122115U 2 1A B C D E F GCAHU 2 2A B C D E F GCAHU 2 3A B C D E F GCAHU 2 4A B C D E F GCAH 译码显示电路图 74LS48 为低电平有效，它为集电极开路输出结构，工作时必须外接集电极电 阻。 当 LT＝ 1， RBI＝ 0 且输入代码 DCBA＝ 0000 时，各段输出 a～ g均为低电平，与 BCD码相应的字形 熄灭，故称 “ 灭零 ”。 利用 LT=1 与 RBI=0 可以实现某一位的 “ 消隐 ”。 此时BI/RBO 是输出端，且 RBO=0。 RBOBI/RBO 作为输出使用时，受控于 LT和RBI。 当 LT＝ 1且 RBI＝ 0，输入代码 DCBA=0000 时， RBO=0；若 LT=0 或者 LT＝ 1 且 RBI＝ 1，则 RBO=1。 该端主要用于显示多位数字时，多个译码器之间的连接。 从功能表还可看出，对输入代码 0000，。