毕业设计基于硬件描述语言vhdl的电子钟设计

毕业设计基于硬件描述语言vhdl的电子钟设计内容摘要：

今电子工程领域已经成为通用的硬件描述语言。 本文使用 VHDL 硬件描述语言设计了一个电子钟系统。 该系统在开发软件 Quartus Ⅱ环境中设计完成，本文给出了设计该数字系统的流程和方法，最后通 过 CPLD 实现预定功能。 关键词：硬件描述语言；VHDL；Quartus Ⅱ；电子钟；CPLDDesign of Electronic clock Based On Hardware Description Language VHDLAbstract: VHDL（Very High Speed Integrated Circuit Hardware Description Language）has bee the mon hardware description language in today’s electronic engineering field. This article introduces by using VHDL how to design an electronic clock system, which is finished under the Quartus Ⅱenvironment. This article introduces the process and method of the digital system design and left the CPLD to realize the predetermined function.Key words:hardware description language。 VHDL。 Quartus Ⅱ。 electronic clock。 CPLD1 引言随着电子技术的飞速发展，各种电子设备及数字系统的复杂度、集成度越来越高，现代电子产品性能进一步提高，产品更新换代的节奏越来越快，要求产品开发周期短、开发成本低、保密性和可修改及可扩展性好，因此对集成电路的设计方法不断提出了新的要求，因此 EDA 技术应运而生。 所谓 EDA（Electronic Design Automation ）技术，是依赖目前功能已十分强大的计算机为工具，代替人完成数字系统设计、逻辑综合、布局布线和仿真工作的技术。 目前，EDA 技术已经成为支撑现代电子设计的通用平台，并逐步向支持系统级设计的方向发展。 只有以硬件描述语言和逻辑综合为基础的自顶向下的设计方法才能满足日趋复杂的数字系统设计要求。 硬件描述语言有很多种，本文应用具有强大的电路描述和建模能力的 VHDL 语言进行电子钟系统设计，为以后深入学习和应用电子系统现代设计方法打好基础，并具有工程实用性。 2 相关知识介绍本文所设计的电子钟系统是运行在 QuartusⅡ环境下的一个小型的数字系统。 我采用了自顶向下的设计方法，应用功能强大的硬件描述语言 VHDL 完成系统的设计仿真。 下面就本设计所用到的技术作一下简单的介绍。 毕业设计2 VHDL 介绍VHDL 是 Very High Speed Integrated Circuit Hardware Description Language 的缩写，是在 ADA 语言的基础上发展起来的硬件描述语言。 VHDL 诞生于 1983 年，1987 年 12 月，VHDL 被接纳为标准硬件描述语言，即IEEE1076 标准。 经过不断更改和改善，1993 年，VHDL 重新修订并增加了一些功能，即 IEEE 107693 标准。 目前在电子工程领域，作为 IEEE 的工业标准硬件描述语言，VHDL 已成为事实上的通用硬件描述语言。 电路设计的描述层次可分为系统级、算法级、寄存器传输级、门级和晶体管级，VHDL 的建模范围可以从最抽象的系统级一直到门级，从多个层次对电路进行模拟仿真。 它除了具有硬件特征的语句外，其语言形式和描述风格以及句法和一般的计算机高级语言相当类似，然而它又有同软件语言完全不同的性质。 以下是一个 VHDL 的实例：LIBRARY IEEE。 IEEE 库使用说明语句USE。 ENTITY mux21 IS 实体说明部分PORT(a,b:IN STD_LOGIC。 s:IN STD_LOGIC。 y:OUT STD_LOGIC)。 END ENTITY mux21。 ARCHITECTURE mux21a OF mux21 IS 结构体说明部分BEGINPROCESS(a,b,s)BEGINIF s=’039。 THEN y=a。 ELSE y=b。 END IF。 END PROCESS。 END ARCHITECTURE mux21a。 这个程序是一个简单的 2 选 1 多路选择器的 VHDL 完整描述。 它体现出了 VHDL程序的一般结构：使用库（Use）定义区——实体（ Entity）定义区——结构（Architecture ）定义区。 其中 Use 定义区描述的是这个程序使用的定义库，类似于 C语言的头文件包括；Entity 定义区描述的电子的外部结构，就是指元件的输入和输出接口，它用以定义一个芯片的管脚状态；Architecture 定义区里面是这个程序的关键部分，包括算法，功能，硬件的行为等都是在 Architecture 区里面描述的。 毕业设计3 一个完整的 VHDL 程序是对一个功能元件从外部和内部两个方面来进行描述，由于元件本身具有层次性，因此它既可以作为完成某一功能的逻辑电路单元而独立存在，也可以作为一个部件，和其他功能元件一起构成更复杂的功能元件或数字系统，因此其单元的概念很清晰，可以灵活地应用于自顶向下的数字系统设计流程。 自顶向下设计方法本设计采用自顶向下的设计方法来完成电子钟系统。 所谓自顶向下的设计方法，是指在设计过程中，从数字系统的最高层次出发，进行仿真验证，再将系统划分成各个子模块。 然后再对各个子模块进行仿真验证，合格之后经 EDA 开发平台由计算机自动综合成门级电路，进行门级仿真验证。 自顶向下的方法强调在每个层次进行仿真验证，以保证系统性能指标的实现，以便于在早期发现和纠正设计中出现的错误。 自顶向下设计方法有一些突出的优点：（1）适应于复杂和大规模的数字系统的开发，便于层次式、结构化的设计思想。 （2）各个子系统可以同时并发，缩短设计周期。 （3）对于设计的系统进行层层分解，且在每一层次进行仿真验证，设计错误可以在早期发现，提高了设计的正确性。 （4）逻辑综合之前的设计工作与具体的实现工艺、器件等无关，因此，设计的可移植性良好。 Quartus Ⅱ开发平台Quartus II 是 Altera 公司的第四代可编程逻辑器件集成开发环境，提供从设计输入到器件编程的全部功能。 Quartus II 可以产生并识别 EDIF 网表文件、VHDL 网表文件，为其他 EDA 工具提供了方便的接口；可以在 Quartus II 集成环境中自动运行其他 EDA 工具。 Quartus II 软件的开发流程可概括为以下几步：设计输入、设计编译、设计时序分析、设计仿真和器件编程，具有 FPGA 和 CPLD 芯片设计的所有阶段的解决方案。 （1）设计输入 Quartus II 软件在 File 菜单中提供 “New Project Wizard...”向导，引导设计者完成项目的创建。 当设计者需要向项目中添加新的 VHDL 文件时，可以通过“New”选项选择添加。 （2）设计编译 Quartus II 编译器完成的功能有：检查设计错误、对逻辑进行综合、提取定时信息、在指定的 Altera 系列器件中进行适配分割，产生的输出文件将用于设计仿真、定时分析及器件编程。 （3）设计定时分析 单击 Project 菜单下的“Timing Settings...”选项，可以方便地完成时间参数的设定。 Quartus II 软件的时序分析功能在编译过程结束之后自动运行，并在编译报告的 Timing Analyses 文件夹中显示。 （4）设计仿真 Quartus II 软件允许设计者使用基于文本的向量文件（.vec ）作为毕业设计4 仿真器的激励，也可以在 Quartus II 软件的波形编辑器中产生向量波形文件（.vwf）作为仿真器的激励。 （5）器件编程 设计者可以将配置数据通过 MasterBlaster 或 ByteBlasterMV 通信电缆下载到器件当中，通过被动串行（Passive Serial）配置模式或 JTAG 模式对器件进行配置编程，还可以在 JTAG 模式下给多个器件进行编程。 CPLD 简介CPLD 是 Complex Programmable Logic Device 的缩写，即复杂可编程逻辑器件，内部结构为“与或阵列”。 该结构来自于典型的 PAL 、GAL 器件的结构。 任意一个组合逻辑都可以用“与或”表达式来描述，所以该“与或阵列”结构能实现大量的组合逻辑功能。 CPLD 是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。 其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆将代码传送到目标芯片中，实现设计的数字系统。 CPLD 具有编程灵活、集成度高、设计开发周期短、适用范围宽、开发工具先进、设计制造成本低、对设计者的硬件经验要求低、标准产品无需测试、保密性强、价格大众化等特点，可实现较大规模的电路设计，因此被广泛应用于产品的原型设计和产品生产( 一般在 10,000 件以下)之中。 几乎所有应用中小规模通用数字集成电路的场合均可应用 CPLD 器件。 CPLD 器件已成为电子产品不可缺少的组成部分。 3 电子钟系统设计方案 电子钟系统设计要求（1）能够对秒、分、小时进行计时，每日按 24 小时计时制；（2）能够作为计时器使用；（3）能够设定闹钟； 系统设计方案概述及工作原理根据系统设计要求，系统设计采用自顶向下设计方法，由正常计时模块、定时器模块、闹钟模块、数码转换模块、扫描多路输出模块组成。 （1）首先按下复位开关 rst 进行复位清零操作，电子钟从新计时开始。 （2）为了便于时钟计数，需要 1hz 的时钟信号。 而实验箱上提供给系统的频率大于 1hz，这里取 ，所以要对频率进行分频，用来实现系统输入信号产生一个 1hz 的时钟信号。 （3）为了设定闹钟，本文设计了一个目标时间调整程序。 将 alarm 的开关转成on，ok 键是 off 时，6 个数字即显示 00：00：00，以等待输入。 当按下调秒键 sec_tune毕业设计5 时，秒针将从 0 持续增加到 59 后，再返回 0，任何时刻弹出按键即显示当时的值，调分键与调时键的原理与此相同。 当 ok 键是 on 时，则停止设定，显示时间便到正常计时。 （4）计时器的原理与闹钟程序有相似之处。 将 stop 的开关转成 on，ok 键是 off时，6 个数字即显示 00：00：00，以等待输入。 当按下调秒键 sec_tune 时，秒针将从0 持续增加到 59 后，再返回 0，任何时刻弹出按键即显示当时的值，调分键与调时键的原理与此相同。 当 ok 键是 on 时，则停止设定，显示时间为所设定的计时起始时间，并开始进行计时，直到计时器显示 00：00：00 为止。 （5）为了节省 6 个七段显示器显示所需的电流消耗，本文利用视觉暂留原理来让。