本科毕业论文--基于dsp的网络信号传输系统

本科毕业论文--基于dsp的网络信号传输系统内容摘要：

作的需要，监测单元内部主 CPL1必 须具有很强的数据处理能力。 基于以上分析，显然传统的普通 MCU(例如 51, 1%系列单片机 ) 的时钟频率和资源已经不可能完成智能监测单元的任务 [14]，因此我们选用高性能的 DSP来购建这一平台。 由于 DSP芯片所具有的高时钟速率和加载存储结构，使其成为具有极高功效的引擎，可以满足集成化智能监测单元对实时数据包高速、可靠的传输、处理的需求。 在智能监测单元中 DSP芯片在对采集数据进行快速信息筛选、监测分析、超限报警、数据管理等处理操作的同时还要同远程监管中心进行网络通讯互联以保证对设备运行状态进行远程实时监测诊断 的需要。 因为 DSP 芯片担负着繁重的数据处理、传送任务，如果我们使用 DSP 直接控制数据的采集，存储操作，则由于采样要有 DSP的参与，从而占用大量 DSP的时间，影响其数据处理速度，而且对于多通道、多个 A/ D转换器的控制，因所需处理的信息更多，则更加影响整个远程监测诊断系统的运行效率和实时性。 同时在对多通道、多 A/ D转换器进行采样、存储控制过程中需要占用 DSP大量宝贵的 UO 接口和总线资源，使监测单元的设计非常难以实现。 在多通道数据采集、存储过程中要进行的是对时序要求很高的大量重复高速进行的逻辑控制、判断和数据 读写操作。 FPGA 在这一应用领域有无法比拟的优势。 FPGA 时钟频率高，内部时延小 (ns 级 )。 拥有非常充足的用户可自定义 UO 资源。 全部控制逻辑由硬件完成，速度快，效率高。 组成形式灵活，可以集成外围控制、译码和接口电路。 通过使用各种 EDA(电子设计自动化 )工具，设计人员可以方便地将复杂的电路在FPGA 中实现。 FPGA的在系统可编程性能极大程度地减小了硬件电路的设计调试的开销 [15]。 6 基于以上考虑，我们对智能监测单元的设计提出了 DSP+FPGA结构方案。 如图 所示，该方案中 FPGA 通过与 DSP 的接口电路 实现对 DSP 指令的译码从而负责对 36 通道同步数据采集和存取操作的逻辑控制。 DSP 芯片对采集数据进行快速信息筛选、监测分析、超限报警、数据管理等处理操作并且同远程监管中心进行网络互联。 智能监测单元中低层的数据采集、存储操作的数据量大，速度快，时序逻辑要求比较高，操作重复性大但控制结构相对比较简单，适于用 FPGA 进行硬件实现，这样能同时兼顾速度及灵活性 [3~5]。 数据高层处理算法的特点是算法结构复杂，运算能力要求高，适于用运算速度快、寻址方式灵活、通信机制强大的 DSP芯片来实现。 DSP+FPGA结构最大的特点 是结构灵活，有较强的通用性，适于将系统任务划成分子任务逐项开发，实现模块化设计，从而能够提高算法效率和系统实时性。 同时 DSP和 FPGA的代码开发可以通过各自的开发工具并行开发因此可以缩短开发周期，系统功能的增加甚至可以在不改变硬件电路的基础上仅仅通过对 DSP和 FPGA代码的修改和完善就可以实现，系统易于维护和扩展 [16][17]。 FPGA可以完成模块级的任务，起到 DSP的协处理器的作用。 它的可编程性使它既具有专用集成电路的速度，又具有很高的灵活性。 DSP具有软件的灵活性。 而 FPGA具有硬件的高速性，从器件 上考察，能够满足处理复杂算法的要求。 这样 DSP+FPGA 的结构为设计中如何处理软硬件的关系提供了一个较好的解决方案。 同时，该系统具有灵活的处理结构，对不同结构的算法都有较强的适应能力，尤其适合实时信号处理任务 [18]。 图 监测单元的 DSP +FPGA 结构框图 Chart monitors units DSP and FPGA structure diagram 信号调理电路 输入智能监测单元的信号是通过传感器组采集而来的机械设备的振动 / 位移、转速、标准信号。 通过对输入信号采用 模拟 /数字综合处理技术和抗混叠滤波技术来对振动 /位移信号进行无损调理和低通滤波，输出可供 A/D 转换的规范信号。 图 ，包括由集成运算放大器 7 TL084和电阻 R1~R9 构成的信号变换电路，以及由低通滤波芯片 MAX280以及电阻 R电容 C13组成 的滤波电路。 针对某具体机械设备，从传感器组输出信号的电压信号是 10V左右的直流电压信号叠加上 1~+1V交流信号。 由于设备监测诊断需要，信号变换电路将交流电压信号放大 4 倍，直流信号放大1/20倍后叠加上 1V电压从而使经过放大叠加后的信 号满足 A/D转换芯片的输入范围。 图 单通道输入信号调理电路图 The chart single channels input signal recuperates the circuitdiagram 图 EDA工具 Prote199SE对信号变换电路进行暂态分析仿真 时的输入输出波形图。 8 图 信号变换电路仿真输入输出波形图 Chart signals transfer work simulation input outputoscillogram 仿 真输入信号 IN是 10V直流信号叠加上频率为 1 KHz的土 1V正弦信号，从输出 OUT波形图中可以看出信号变换电路设计正确，输出信号符合电路设计的变换要求。 在 Protel99SE中对信号变换电路输入 1V交流正弦信号仿真时，输出交流信号的幅值与输入信号频率的对应关系如图。 振动信号等机械设备的运行状态参数的变化频率一般在 20KHz以内，从图中可以看出，信号变换电路在这一频率范围内，交流信号的放大性能比较稳定。 图 信号变换电路输出幅值与输入频率关系图 (1V 正弦输入时 ) Chart signals transfer work output peaktopeak value and inputfrequency relations chart (when 1V sine input) 因为在实际的工程环境中，通过传感器拾取出的模拟信号中通常混有高频噪声，采集后则混入到低频信号中，导致信号 —噪声比的严重降低，并引起频谱混叠，必须在信号调理和数据采集中予以消除。 通常有两种消除混叠的办法 :一种是提高采样频率 fs，从而也提高了折叠频率，使得高频率分量得以通过。 但是在实时数字信号处理中， 这种过采样也需慎重考虑，因为采样数据量的加大将严重影响处理速度和增加内存开销，并且在数字信号分析中也会引起频率分辨率的降低 :另一种是在采集之前设置抗混叠滤波器，滤去折叠频率以上的高频分量。 抗混叠滤波器实际上是一种低通滤波器，其截止频率不高于折叠频率。 监控检测的实时信号主频及所需分析的频率与设备的工作频率有关。 对于机械设备来说，其主频和分析频率与工 作转速有关，相应地，被采集信号的有用最高频率也是可变的，因此要防止 混叠，抗混叠滤波器的截止频率应当是自跟随可变的。 截止频率可变的模拟低通滤波器在设计和实施上难度和 成本相对 9 都比较大，而采用模拟 /数字混合抗混叠滤波器，无论从性能、灵活性，还是从实施上都有很大的优势。 为此设计了如图 /数字混合抗混叠滤波器。 图 模拟 /数字混合抗混叠滤波器框图 The chart simulations/numerals mix anti mix fold the filterdiagram 可变截至频率 f. 模拟电路抗混叠滤波器主要由模拟滤波器和数字滤波器(重新采样器 )两部分构成。 其中 A/D转换器可以进行过采样。 模拟滤波器的上限截止频率 fm由 FPGA根 据 DSP发送的工作参数对时钟进行分频编程控制，根据 A/D 过采样频率 fs 的要求选择适当的截止频率分档，从而滤去模拟信号中无用的高频及噪声分量，而保留足够的信号频率带宽。 重新采样器通过内插、数字滤波、抽取来改变原信号序列的采样频率并消除新的混叠和镜像。 根据实际的测控要求确定新的采样频率 fr，其数字滤波器的上限截止频率 fx 可选为重新采样频率 fr 的 1/2，以滤去多余的频率分量，从而实现抗混叠滤波的功能。 采样频率 fr 主要根据系统工作频率和相对应的需要分析的倍频数等来确定。 对于在整个工作过程中采样频率变化较大的系统，数 字信号处理单元能够灵活、方便、可靠地跟踪和适应采样频率的变化，有效地消除频率混叠现象，从而获得高质量的离散信号。 为了实现高性能的抗混叠滤波，模拟低通滤波器我们采用的是 Maxim 公司生产的 MAX280，仅需要外接一个电阻和电容，它可以实现 5阶低通滤波、零直流误差、全极点实现、截止频率可控的优良胜能。 MAX280具有良好的幅频特性，它的阻带衰减为 30dB/倍频，其截止频率 fc 从直流到20KHz可由输入时钟频率 fclk控制，而该输入时钟频率可以由 FPGA根据 DSP发送的工作参数对系统时钟进行分频得到。 2. 3 同 步采集设计实现 传感器输出的模拟信号经过了隔离放大、低通滤波等调理环节之后成为了可供 A/D 转换的规范信号，因为 A/D 转换芯片 ADS7864 的输入范围是0V~+5V，因此输入信号需要通过如图 所示的 A/D 输入扩展电路，该电路由集成运算放大器 A2B以及电阻 R5, R6, R7, R8构成，使 A/D芯片可以接受双极性输入，从而将可转换信号范围扩展为 5V~+5V. 10 图 A/D 输入扩展电路图 Chart A/D input expansion circuit diagram 智能监测单元使 用美国 TI 公司的 ADS7864 芯片来实现 36 通道数据的同步高速采集。 ADS7864芯片中包含分为 3组的 6个采样一保持器、 2个可以并行工作的 12 位 A/D 转换器、一个 6 级深度的转换结果缓存。 当 ADS7864 的 3个保持信号同时有效时就可以同时对 6 路输入信号进行采样 /保持操作，再按通道号顺序依次由内部 AM转换器对 6通道采样数据进行转换并将转换结果暂存于片内数据缓存中，可以通过改变通道地址选择信号依次读出，从而实现同一芯片的 6个通道同步采集。 36通道同步采集电路可以采用 6片 ADS7864来实现，电路示意框图如图。 36通道同步采集的控制逻辑过程将在第 3章中作详细介绍。 图 ，全部 6片 ADS7864的复位引脚 /RESET、采样保持引脚 /HOLD, 同步时钟引脚 CLOCK、通道选择地址线 A2AO,数据总线DB15DBO分别对应连接在一起并且与 FPGA相连 :而每片 ADS7864的片选引脚 /CS、读取引脚 /RD以及 A/D转换状态引脚 /BUSY则各自独立与 FPGA相连。 11 图 36 通道同步采集电路示意框图 The chart 36 channels synchronization gathering electric circuithints the diagram 同步采集的时间间隔就是两次采样操作之间的间隔，由于智能监测单元的6片 ADS7864是并行运行而且每片 ADS7864内部有 2个并行工作的 A/D 转换器，在忽略掉 6 片 ADS7864 芯片工作参数的细小差别以及信号传输延迟的基础上，所有 36通道全部完成 AID转换的时间相当于单通道 A/D转换时间的 3倍。 当 ADS7864外部输入时钟频率为最大值 8MHz时，单通道完成 A/D转换的最快时间为 21i s，因此 36通道全部完成一次 A/D转换需要占用 3X2Ps =61l s。 在 A/D转换完成后需要将 36组采集数据从 ADS7864读取出来并存放到数据缓存 FIFO中，则 36通道采集数据的保存需要占用 36*250 ns =9000 ns = P s, 36路同步采集子板的同步采集最小间隔为 15 us，对应的最高同步采集频率为 60Khz . 同步采集控制电路 FPGA 是智能采集监测单元同步采集电路的核心控制器件。 主要任务是负责协调 DSP芯片， A/D芯片， FIFO芯片之间工作以保证智能监测单元正常运行。 FPGA不但根据 DSP发送的采集参数对 36通道数据 同步采集操作进行控制。 而且对 FIFO进行采集数据读写操作控制。 与此同时， FPGA还需要进行设备转速的测量以及低通滤波截至频率的设置。 同时智能采集单元的整体集成化要求较高。 因此根据系统功能要求、开发难易程度、今后功能扩展、成本、电路尺寸等方面综合考虑，智能监测单元采用的 FPGA 是 FLEX10K20TC144 芯片， FLEX10K 系列芯片是 Altera 公司生产的嵌入式可编程逻辑器件，采用可 12 重构的 CMOS SRAM 工艺，将设计独特的嵌入式阵列与连续的快速通道互连相结合。 FLEXIOK20TC144芯片密度高，拥有 20200个逻辑门， 6个嵌入式阵列块 EAB, 144个逻辑阵列块 LAB, 1152个逻辑单元 LE，高达 12288位的内部RAM, 102个用户自定义工 /0引脚，资源能够满足监测单元对其 FPGA的要求。 通过使用 ByteBlaster 下载电缆对器件进行配置的方法，可以方便地实现实时在线设计调试，同时采用 synplify逻辑综合软件和 MAX+PLUS II开发环境相结合的设计开发方法，有助于我们快速准确地完成开发工作。 基于监测单元运行的稳定性和今后功能扩展的要求， FPGA中要有一定的保留资源，同时考虑到成。