基于dds和单片机的信号发生器设计

基于dds和单片机的信号发生器设计内容摘要：

)：内部时钟电路反向放大器输入端，接外部晶振的一个引脚。 XTAL2(Pin19)：内部时钟电路反向放大器输出端，接外部晶振另一个引脚。 3）控制引脚（ 4 根） RST/VPP(Pin9)：复位引脚，引脚上出现 2 个机器周期的高电平将使单片机复位。 ALE/PROG(Pin30)：地址锁存允许信号 PSEN(Pin29)：外部存储器读选通信号 EA/VPP(Pin31)：程序存储器的内外部选通，接低电平从外部程序存储器读指令，如果接高电平则从内部程序存储器读指令。 4）可编程 输入 /输出引脚（ 32 根） STC89C52 单片机有 4 组 8 位的可编程 I/O 口，分别 是 P0、 P P P3 口，每个口有 8 位。 DDS 原理和电路设计 DDS 原理与特点 DDS 的基本结构如图 所示。 因为正弦波信号可以用 y=sinx 来表示，这是一个非线性函数，所以，要直接合成一个正弦波信号，首先应将函数 y=sinx 进行数字量化，然后再以 z 为地址，以 y 为量化数据，依次存入波形存储器。 DDS 使用相位累加技术控制波形存储器的地址，在每个基准时钟周期中，都将一个相位增量加到相位累加器的当前结果上。 相位累加器的输出即为波形存储器的地址，通过改变相位增量即可改变 DDS 的输出频率值。 所以，基准时钟频率的稳定度也就是输出频率的稳定度。 根据相位累加器输出的地址由波形存储器取出波形量化数据，经过 D/A 转换器转换成模拟电流，再经过运算放大器转换成模拟电压。 由于波形数据是间断的取样数据，所以 DDS 发生器输出的是一个阶梯正弦波型。 这样，只有先经过低通滤波器将波形中所含的高次谐波滤除，才能输出连续的正弦波。 2 硬件电路设计 9 图 DDS 基本结构框图 DDS 芯片通常带有一个幅 度调节器，可通过微处理器将幅度设定值送到 DDS芯片的相关寄存器中，以产生一个合适的信号幅度。 如果要求功率输出，则在经过功率放大器进行功率放大，最后由输出端口输出。 采用 DDS 设计的信号发生器与传统信号源相比具有以下独特优点： ●频率稳定度高 频率稳定度取决于所使用的参考频率源晶体振荡器的稳定度，一般市面上的廉价晶振的稳定度可达 106。 ●频率精度高 常见的 DDS 芯片的频率分辨率为 1/1228~32，适用于高精度的计量和测试，尤其对于那些需要特别低频率的场合，采用通常的方法很难实现；而采用 DDS 技术，可以 非常容易实现，而且精度和稳定度非常高，体积也很小。 ●无量程限制 在全部频率范围内频率设定一次到位，最适合宽频带系统的测试。 ●无过渡过程 频率转换时没有过渡过程，信号相位和幅度真正连续无畸变，最适合动态特性的测试。 ●易于控制 目前新上市的 DDS 芯片基本都带有微控制器，只要增加少许外围器件就可制作成基于 DDS 技术的高质量信号发生器，如果再增加一些智能控制还可以设计出幅度、频率、相位等多方面控制的多功能信号发生器，而且性能完全可以达到高档进口信号发生器所具有的性能，还可以具有较低的价格。 AD9835 原理与结构 ○ 1 AD9835 简介 AD9835 是 ANALOG 公司生产的高性能频率合成器，具有数字相位调制和频率调制能力，频率分辨率可达晶振时钟频率的 40 亿分之一，控制数据通过串口传输，并且具有休眠工作模式。 当不使用芯片时，只须用命令就可控制芯片进入休眠模式。 该芯片可广泛运用于频率合成信号源、数字调谐器和数字解调器等。 其主要性能指标是： 参考频率源 相位累加器 波形存储器器 D/A转换器 频率设定数据 波形输出 攀枝花学院本科毕业设计（论文） 10 ●单 5V供电。 ●最高时钟频率为 50MHz。 ●含有片上 10 位 D/A 转换器。 ●含有片上 COS 查询表。 ●具有串口数据载入功能。 ●功 耗为 200mW。 ○ 2 AD9835 原理 AD9835 中使用的 DDS 技术从连续信号的相位φ出发，将一个余弦信号取样、量化、编码，形成一个余弦函数表存储在 ROM 中。 合成时改变相位增量，由于相位增量不同，一个周期内的取样点数也不同，这样产生的正弦信号频率也就不同，从而达到频率合成的效果。 在这里，余弦波信号本身是非线性的，而其相位是线性的（如图 所示）。 图 余弦波信号及其相位 因此，每隔一段时间Δ t （时钟周期），有对应的相位变化Δ P，即 式（ ） 从式（ ）可得合成信号的频率 f 为 式（ ） 式中， fclk为固定时钟频率， fclk＝ 1/Δ t。 因此，通过改变相位值Δ P，就可以改变合成信号的频率 f。 其中，相位累加器为 32 位，取其高 12 位作为读取余弦波形存储器的地址。 当时钟使相位累加器的输出也即余弦 ROM 寻址地址每递增频率设定为 K 时，对应的波形相位变化为 式（ ） 2 硬件电路设计 11 因此，改变相位累加器设定值 K ，就可以改变相位值ΔΡ，从而改变合成信号频率 f。 ○ 3 AD9835 芯片内部结构 AD9835 芯片内部结构框图如图 所示。 图 AD9835 内部结构框图 图 中引脚 FSELECT、 PSEL0、 PSEL1 是外加调制信号，可用于对 DDS 进行直接位控调制，实现数字二值调频 (FSK)和数字四值调相 (PSK)。 引脚 FSYNC、 SCLK、SDATA用来对 DDS进行程控工作模式设定 和 数据传输方式为同步串行方式 的设定。 图 中， AD9835 可以设定为 SLEEP、 RESET 工作方式，在 SLEEP 工作方式下，功耗仅为。 ○ 4 AD9835 芯片引脚说明 AD9835 采用 16 引脚 TSSOP 封装，体积很小。 引脚排列如图 所示，各引脚的功能如表 所列。 攀枝花学院本科毕业设计（论文） 12 图 AD9835 引脚排列图 表 AD9835 引脚功能说明 引脚 名称 功能 1 FS ADJUST 输出电流控制，与地连接一个电阻，决定输出满刻度电流的大小 2 REFIN D/A参考电压输入，可以接 AD9835 提供的参考电压 考电压 3 REFOUT D/A参考电压输出，输出 ，与地之间接 10nF 电容 14 IOUT 电流输出，是一个 高阻抗的电流源，与地之间接一个电阻，决定输出电压的大小 16 COMP 内部放大补偿引脚，接一个 10nF 的电容到电源 4 DVDD 数字部分电源，接一个 10μF 电容到 DGND，输入电压为 +5V 5 DGND 数字部分地 13 AVDD 模拟部分电源，接一个 10μF 电容到 AGND，输入电压为 +5V 15 AGND 模拟部分地 6 MCLK 数字时钟输入，决定输出频率精度 7 SCLK 串口输入时钟，下降沿锁存数据 8 SDATA 串口数据输入 9 FSYNC 数据输入片选，低电平有效 10 PSELECT 频率寄存器选择，低电平为频率寄存器 0，高电平为频率寄存器 1，如用内部控制位 PSELECT，则应该接地 1 12 PSEL0 PSEL1 相位寄存器选择，为 00、 0 11 时分别选择相位寄存器 0、位寄存器 位寄存器 位寄存器 3 AD9835 的引脚按功能可分为以下三类： 1）模拟信号与参考 2 硬 件电路设计 13 引脚 1 为满度电流调节引脚。 在该引脚和模拟地 AGND 之间要接入一只电阻RSET，该电阻决定 DAC 电流的满度值，计算公式是 式 （ ） 其中 VREFIN=，由此可求得电阻 的典型值为 RSET=。 可由此引脚加入控制信号调制输出波形的幅度而得到调幅波。 引脚 2 为参考电压输入端。 AD9835 既可以使用内部参考电压，也可以使用外部参考电压。 内部参考电压由引脚 3 REFOUT 输出接到此引脚。 参考电压值应为。 引脚 3 为内部参考电压输出端。 参考电压的输出值为。 将它连接到引脚 2 可为芯片内的 DAC 提供参考电压。 在它与 AGND 之间应连接一支 10nF 的去耦电容。 引脚 14 为电流输出端。 这是一个高阻电流源，在它与 AGND 之间应连接一支负载电阻。 引脚 16 为内部参考放大器 补偿端。 在它与 AVDD 之间应连接一支 10nF 的陶瓷去耦电容。 2）电源 引脚 4 和引脚 5 分别为数字部分电源的正、负端，供电电压为 +5(1177。 5％ )V，两端之间应接入一只 的去耦电容。 引脚 15 和引脚 13 分别为模拟部分电源的正、负端，供电电压为 +5(1177。 5％ )V，两端之间也应接入一只 的去耦电容。 3）数字接口与控制 引脚 6 为数字时钟输入。 该频率要远大于 DDS 的输出频率，它决定输出频率的精度和相位噪声。 引脚 7 为串行时钟输入。 该引脚用于在每个时钟的下降沿控制数据被送入AD9835。 引脚 8 为串行数 据输入。 16 位串行数据由此送入。 引脚 9 为数据同步信号。 当该引脚变为低电平时，通知器件有一个新的控制字将要被送入。 引脚 10 为频率输入选择。 该引脚用于选择输入相位累加器的频率寄存器FREQ0 或 FREQ1，使用控制字中的位 FSELECT 也可以进行选择，但这时该引脚应接地。 攀枝花学院本科毕业设计（论文） 14 引脚 11 和引脚 12 为相位输入选择。 AD9835 有四个相位寄存器。 这两个引脚用于选择这些相位寄存器中的一个。 使用控制字中的位 PSEL0 和 PSEL1 也可以进行选择，但此时这两个引脚应接数字电源地 DGND。 引脚 FSELECT， PSEL0 和 PSELl 外加调制信号，可用于对 DDS 进行直接位控调制。 AD9835 应用电路 AD9835 的应用电路图如图 所示， REFIN 与 REFOUT 相连接，则参考电压为 V。 在引脚 REFOUT 接一个 10 nF 电容到地。 时钟电路由 A1 构成， A1为 50 MHz 有源晶振。 SCLK、 SDATA、 FSYNC 与单片机的 、 、 引脚相连，为 AD9835 提供命令和频率寄存器中的数据，以便实现对频率的设置。 为保证 0～ 10MHz 的信号输出带宽，信号输出端 IOUT 接滤波器。 AD9835的 D/A 输出仅为 ，信号再经两级 高速运放放大后输出。 放大器使用MAXIM 的高速运放，性能优异。 用 R13 电位器可调节输出电压的大小。 图 AD9835 应用电路图 2 硬件电路设计 15 RS232 模块 RS232 通信协议介绍 RS232C 标准（协议）的全称是 EIARS232C 标准，其中 EIA (Electronic Industry Association)代表美国电子工业协会， RS（ remeded standard）代表推荐标准， 232 是标识号， C 代表 RS232 的最新 一次修改（ 1969），在这之前，有RS232B、 RS232A。 它规定连接电缆和机械、电气特性、信号功能及传送过程。 在多数情况下主要使用主通道，对于一般双工通信，仅需几条信号线就可实现，如一条发送线、一条接收线及一条地线。 RS232C 标准规定的 数据传输速率 为每秒 50、 7 100、 150、 300、 600、 1200、2400、 4800、 9600、 19200 波特。 ○ 1 电气特性 EIARS232C 对电器特性、 逻辑电平 和各种信号线功能都作了规定。 在 TxD 和 RxD 上： 逻辑 1(MARK)=3V～ 15V 逻辑 0(SPACE)=+3～ +15V 在 RTS、 CTS、 DSR、 DTR 和 DCD 等控制线上： 信号有效（接通， ON 状态，正电压）＝ +3V～ +15V 信号无效（断开， OFF 状态，负电压 )=3V～ 15V 以上规定说明了 RS323C 标准对逻辑电平的定义。 对于数据（信息码）：逻辑“1”的电平低于 3V，逻辑 “0”的电平高于 +3V；对于控制信号；接通状态（ ON）即信号有效的电平高于 +3V，断开状态 (OFF)即信号无效的电 平低于 3V，也就是当传输电平的 绝对值 大于 3V时，电路可以有效地检查出来，介于 3～ +3V之间的电压无意义，低于 15V或高于 +15V的电压也认为无意义，因此，实际工作时，应保证电平在 177。 (3～ 15)V之间。 EIA RS232C 与 TTL 转换： EIA RS232C 是用正负电压来表示逻辑状态，与TTL 以高低电平表示逻辑状态的规定不同。 因此，为了能够同计算机接口或终端的 TTL 器件 连接，必须在 EIA RS232C 与 TTL 电路之间进行电平和逻辑关系的变换。 实现这种变换的方法可用分立元件，也可用集成电路 芯片。 目前较为广泛地使用集成电路转换器件，如 MC148 SN75150 芯片可完成 TTL 电平到 EIA 电平的转换，而 MC148。