基于cpld的数字抢答器的设计

基于cpld的数字抢答器的设计内容摘要：

_A2:=0000。 ELSE POINTS_A2:=POINTS_A2+ 0001。 END IF。 ELSE POINTS_A1:=POINTS_A1+ 0001。 END IF。 （ 3）当按下减分按钮端 SUB 时，以给 A 组减分为例。 IF POINTS_A1=0000 THEN POINTS_A1:=1001。 IF POINTS_A2=0000 THEN POINTS_A2:=1001。 ELSE POINTS_A2:=POINTS_A2+ 1111。 END IF。 ELSE POINTS_A1:=POINTS_A1+ 1111。 END IF。 在设计中减法的实现是以加法运算来实现的。 以 A 为例，由于每次减分都是减去10 分，即每次为 POINTS_A1 减一，所以可以用 POINTS_A1+ 1111来实现。 如：01110001=0110 ， 用 加 法 实 现 ： 0111+1111=10110。 由于 POINTS_A1: STD_LOGIC_VECTOR(3 DOWNTO 0)，所以 POINTS_A1=0110。 第 13 页 计时器的设计实现 本系统中的计时器电路既有计时初始值的预置功能，又有倒计数功能，功能比较齐全。 模块如图 所示，系统输入信号有： 系统清零信号 CLR，计时预置控制端 LDN，计时使能端 EN，系统时钟信号 CLK，计时预置数据调整按钮 TA、 TB。 系统输出信号有：倒计时输出端 QA[3..0]、 QB[3..0]。 图 计时器模块 VHDL 实现方法如下所示： （ 1） 计时初始值功能的实现。 PROCESS(TA,TB,CLR) BEGIN IF CLR=39。 139。 THEN DA=0000。 DB=0000。 ELSE IF TA=39。 139。 THEN DA=DA+39。 139。 END IF。 IF TB=39。 139。 THEN DB=DB+39。 139。 END IF。 END IF。 END PROCESS。 （ 2） 60 秒倒计时功能的实现。 PROCESS(CLK) VARIABLE TMPA: STD_LOGIC_VECTOR(3 DOWNTO 0)。 VARIABLE TMPB: STD_LOGIC_VECTOR(3 DOWNTO 0)。 第 14 页 BEGIN IF CLR=39。 139。 THEN TMPA:=0000。 TMPB:=0110。 ELSIF CLK39。 EVENT AND CLK=39。 139。 THEN IF LDN=39。 139。 THEN TMPA:=DA。 TMPB:=DB。 ELSIF EN=39。 139。 THEN IF TMPA=0000 THEN TMPA:=1001。 IF TMPB=0000 THEN TMPB:=0110。 ELSE TMPB:=TMPB1。 END IF。 ELSE TMPA:=TMPA1。 END IF。 END IF。 END IF。 QA=TMPA。 QB=TMPB。 END PROCESS。 译码器的设计与实现 该模块实际上是一个 译码器，主要是用来完成四位二进制 BCD 编码转换成七段二进制数字，以阿拉伯数字的形式输出在数码管上，使观众能够更直观的看 到结果。 译码器的译码对照表如下所示： 表 译码器的译码对照表 显示的数字 /字母 BCD编码 七段数码管 2进制 0 0000 0111111 1 0001 0000110 2 0010 1011011 3 0011 1001111 4 0100 1100110 5 0101 1101101 6 0110 1111101 7 0111 0000111 8 1000 1111111 第 15 页 9 1001 1101111 X XXXX 0000000 模块如图 所示，由四位串行输入端 AIN4[3..0]和七位串行输出端 DOUT7[6..0]组成。 图 译码模块器 VHDL 实现方法如下所示： ARCHITECTURE ART OF YMQ IS BEGIN PROCESS(AIN4) BEGIN CASE AIN4 IS WHEN 0000=DOUT7=0111111。 0 WHEN 0001=DOUT7=0000110。 1 WHEN 0010=DOUT7=1011011。 2 WHEN 0011=DOUT7=1001111。 3 WHEN 0100=DOUT7=1100110。 4 WHEN 0101=DOUT7=1101101。 5 WHEN 0110=DOUT7=1111101。 6 WHEN 0111=DOUT7=0000111。 7 WHEN 1000=DOUT7=1111111。 8 WHEN 1001=DOUT7=1101111。 9 WHEN OTHERS=DOUT7=0000000。 END CASE。 END PROCESS。 END ARCHITECTURE ART。 在程序中只考虑 00001001（即 09）的情况，将其转化为相应的七段显示器的码子，其他情况不予考虑。 数字抢答器的实现 在每个模块完成之后，就要将它们合为一个整体，成为一个能提供所要求功能的系 第 16 页 统，这个过程有两种实现方法： 方法一：元件例化。 也是用编程的方式将它们各个程序、信号、输入输出之间的关系用 VHDL 语言来叙述清楚，还要关系到程序的调用问题，需要设计者思路清晰，设计合理； 方法二：元器件图示连线。 这种连线方法思路清晰可见，而且用的时候很简单方便，出现错误也很好检查。 在设计中选择的是这 种方法。 通过总的顶层元件图可以很清晰的看到模块连接的原理。 第 17 页 第 18 页 4 硬件电路设计与实现 电源电路的设计 +5 电源设计 直流电源电路由电桥整流部分、滤波部分以及稳压三部分组成。 其原理图如图 所示。 V C C12J2C O N 2C310 4D6L E D 2R451 0V C CD240 07D340 07D440 07D540 07C122 00 uFD141 48in12ou t3IC 178 05C210 4C447 0u F 图 +5V直流电源电路 下面对各部分具体介绍。 （ 1）电桥整流部分 桥式整流电路是使用最多的一种整流电路。 这种电路，只要增加两只二极管口连接成 桥 式结构，便具有全波整流电路的优点，而同时在一定程度上克服了它的缺点 .电桥的四个二极管从 4脚开始按 D4， D1， D2， D3的顺序标号。 变 压器副边电压为 E2。 桥式整流电路的工作原理如下： E2为正半周时，对 D1 、 D3 和方向电压， Dl， D3 导通；对 D2 、 D4 加反向电压， D2 、 D4 截止。 电路中构成 E2 、 Dl、 Rfz 、 D3 通电回路，在Rfz ，上形成上正下负的半波整洗电压， E2 为负半周时，对 D2 、 D4 加正向电压， D2 、D4 导通；对 D1 、 D3 加反向电压， D1 、 D3 截止。 电路中构成 e2 、 D2 Rfz 、 D4 通电回路，同样在 Rfz 上形成上正下负的另外半波的整流电压。 如此重复下去，结果在 Rfz ，上便得到全波 整流电压。 其波形图和全波整流波形图是一样的。 桥式电路中每只二极管 承受的反向电压等于变压器次级电压的最大值，比全波整流电路小一半。 由 于 桥式整流电路克服了全波整流电路要求变压器次级有中心抽头和二极管承受反压大的缺点，但多用了两只二极管。 在半导体器件发展快，成本较低的今天，此缺点并不突出，因而桥式整流电路在实际中应用较为广泛。 第 19 页 图 桥式整流电路工作原理 （ 2）电容滤波部分 交流电经过二极管整流之后，方向单一了，但是大小（电流强度）还是处在不断地变化之中。 这种脉动直流一般是不能直接用来给无线电装供电的。 要把脉动直流变成波形平滑的直流，还需要再做一番 “ 填平取齐 ” 的工作，这便是滤波。 换句话说，滤波的任务，就是把整流器输出电压中的波动成分尽可能地减小，改造成接近恒稳的直流电。 本次设计采用电容来对整流后的电流进行滤波 电容器是一个储存电能的仓库。 在电 图 电容滤波前后的波形 第 20 页 路中，当有电压加到电容器两端的时候，便对电容器充电，把电能储存 在电容器中；当外加电压失去（或降低）之后，电容器将把储存的电能再放出来。 充电的时候，电容器两端的电压逐渐升高，直到接近充电 电压；放电的时候，电容器两端的电压逐渐降低，直到完全消失。 电容器的容量越大，负载电阻值越大，充电和放电所需要的时间越长。 这种电容带两端电压不能突变的特性，正好可以用来承担滤波的任务。 电容滤波前后的波形如 图 所示。 （ 3） 稳压部分 稳压部分采用 7805集成稳压器。 集成稳压器是指将不稳定的直流电压变为稳定的直流电压的集成电路。 由于集成稳压器具有稳压精度高、工作稳定可靠、外围电路简单、体积小、重量轻等显箸优点，在各种电源电路中得到了普遍的应用。 常用的集成稳压器有：金属圆形封装、金属菱形封装、塑料封装、带散热 板塑封、扁平式封装、双列直插式封装等。 在电子制用中应用较多的是三端固定输出稳压器。 集成稳压器可分为串联调整式、并联调整式和开关式稳压器三大类。 图 应用最广泛的串联式集成稳压器内部电路方框图，其工作原理是：取样电路将输出电压Uo按比例取出，送入比较放大器与基准电压进行比较，差值被放大后去控制调整管，以使输出电压 Uo保持稳定。 图 串联集成稳压器内部框图 使用 7805 能够保证良好的输出效果 ,使输出尽量保证为 5V， 误差较小。 7805 输 入端接电容是为了使输出的电压纹波降到最低，输出端接电容是为了改善负载的瞬态响应 ，使电路能够稳定的工作。 Ui 启动电路 基准电压 比较放大 调整管 保护电路 取样电路 U0 第 21 页 供 CPLD 的 + 电源设计 CPLD。