基于单片机控制系统的led显示屏的设计

基于单片机控制系统的led显示屏的设计内容摘要：

10 FPGA,CPLD 等高密度可编程逻辑器件（ PLD）来取代传统锁存器 IC 的方案。 成本有所下降，但可扩展性仍旧较差。 因此，并行传输方式适用于显示单元数目确定的条屏。 故有以下几种控制方式： 一．以传统 8051 单片机为控制器的 LED 显示屏。 因受到单片机运算速度及通信速率的限制， LED 动态显示的刷新率不可能做得太高。 对显示效果和移动算法的处理也比较吃力，在实际显示效果上有比较明显的闪烁感。 除此之外，传统 8051 单片机的内部资源贫乏，仅 128 字节的数据存储器，几 K 字节的程序存储器，无 E2PROM， SPI。 这就需要对单片机扩展外设，无疑增加了硬件成本。 因此， 8051 控制的条屏只能用于显示内容及其简单，不需要经常更改显示内容的场合。 二．以 PIC 单片机为控制器的 LED 显示屏。 因 PIC 单片机是 RISC 架构的工业专用单片机，处理指令的速度有所增加，抗干扰能力优秀，型号种类繁多。 作为条屏的控制器，可以明显的改善显示效果，同时 PIC 单片机内部的资源较丰富，可节省外部电路设计难度，同时降低了硬件成本。 因此，以 PIC 单片机为控制器的条屏目前仍是单色条屏市场的主流。 三．以 FPGA（ 复杂可编程逻辑门阵列）为控制器的 LED 显示屏。 FPGA以高速、并行著称。 是近年来新兴的可编程逻辑器件。 用他作为 LED 显示屏的控制器，能够高速的处理色阶 PWM 信号、高速的完成动态扫描逻辑、高速的完成字符移动算法。 因此被运用于双基色、三基色的显示系统。 但是其成本较高，开发难度较大。 四．以 ARM（ 32 位 RISC 架构高性能微处理器）为控制器的 LED 显示屏。 ARM 有着极 高的指令效率，极高的时钟频率。 因此其运算能力非常强大，内部资源也十分丰富，极大的简化了硬件设计的难度，缩短了开发周期。 在条屏的运用中，能用 ARM 来实现花样繁多的显示方式，以及高色阶，多像素的全彩屏驱动。 ARM 与 FPGA 的组合更是功能强大，除了海量存储技术，无线更新技术外，还能实时地显示视频信号。 因此，以 ARM 为控制器的显示屏常为视频全彩屏。 第三 章 系统的设计与分析 11 第 三 章 系统的 设计与分析 字符显示的实现 显示一个简体汉字，需要 16*16 点阵来描述。 本设计所用到的单红模组是32*16 的点阵 LED 构成，理论上可以同时显示连 个字符，并且亮度呵清晰度较好。 滚屏 是 字符的位置 实现在大屏幕上的 移动。 本设计采用软件算法实现左滚屏、左暂停、 右滚屏，右暂停、 定格显示等常见滚屏方式。 用硬件构成复杂且不易升级，而 用软件来完成滚屏算法，其最大的优点在于成本低廉，而且可维护性、可升级性大大增强。 除了基本要求外，本设计还要实现显示单元数目的随意扩展。 当然受硬件地址的要求，不可能随意扩展至无限大。 在传统的并行传输方式中，受到列数据锁存器地址线数目的制约，不能随意的增添显示单元，且每个显示单元的电路结构不同 ,PCB 结构也不同，完全不符合模块化设计的要 求。 本设计放弃了 并行传输，采用串行锁存技术，通过控制五根总线就能实现各显示单元之间的列数据锁存。 不仅板间连接简单，更是降低了 PCB 布局及布线的难度。 每个显示单元的 PCB 都是完全一样的，便于量产。 处理器及芯片选择 因 本设计采用软件来实现滚屏，且传输方式为串行方式。 采用 增强 AVRRISC结构的低功耗 8 位 CMOS 微控制器 ATmega16 为例来演示。 其先进的指令集以及单时钟周期指令执行时间 ， ATmega16 的数据吞吐率高达 1MIPS/MHz，ATmega16AVR 内核具有丰富的指令集和 32 个通用工作寄存器。 所有的寄存器都直接与算逻单元 (ALU)相连接，使得一条指令可以在一个时钟周期内同时访问两个独立的寄存器。 这种结构大大提高了代码效率，并且具有比普通的 CISC 微控制器最高至 10 倍的数据吞吐率。 行列驱动芯片采用 APM4953 和 74HC595，采用 74LS245 作为 LED 驱动，第三 章 系统的设计与分析 12 信号为 A/B 两根线，对应四种方式输出。 此时 74LS138 为信号线译码，并对应输出到行列线。 系统框图构成 数据发送 RS232 回读屏参 一般 LED 显示系统是由 PC 机和单片机组成。 有两种形式。 可以一台 PC 机对应一台单片机，也可以一台 PC 机对应多台单片机，这时候 PC 机在控制中心作为上位机，下位机采用单片机。 基于单片机的 LED 显示屏控制电路是系统的核心，完成对 LED 显示屏的动态扫描控制， PC 用于后级管理和控制。 PC 机与单片机之间采用 RS232/485 通信标准，由上位机发送信号，下位机接收。 当各个图文屏需要 显示不同内容时，可以通过对不同编号的下位机传送不同的显示数据的方法来实现。 显示内容的更新 目前 常用的下载方式有串口下载、 USB 下载、无线下载等。 考虑到本设计的上、下位机进行一次通信时的数据量不大（ 2KB 以内），而且对通信的速度及可靠性要求并不严格。 因此本设计采用 PC 机串口来作为下载接口， PC 机串口为 RS232C 标准，其特点是共模传输，因此通信电缆可以是成本低廉的普通双绞线，同轴屏蔽线等。 PC 机串口的驱动程序编写较为简单，不需要掌握复杂的通信协议。 汉字点阵数据采用现成的字库芯片，需要通过汉字的机内码作地址来取出相应汉字的点阵字模数据。 因此上位机软件的任务就是：将待显示的字符转换成对应的标准机内码， 并把操作者对下位机显示方式、速度等进行设置的常数，通过 RS232 总线按一定的通信协议一起发送到下位机。 PC 机 单片机 控制电路 LED 屏幕 第四 章 硬件电路设计 13 第 四 章 硬件电路设计 所用芯片指标以及特点 74LS245 驱动芯片 功能：总线驱动 74LS245 是我们常用的芯片，用来驱动 led 或者其他的设备，它是 8 路同相三态双向总线收发器，可双向传输数据。 74LS245 还具有双向三态功能，既可以输出，也可以输入数据。 当 8051 等 单片机的 P0 口总线负载达到或超过 P0 最大负载能力时，必须接入 74LS245 等总线驱动器。 当片选端 /CE 低电平有效时， DIR=“0”，信号由 B 向 A 传输；（接收） DIR=“1”，信号由 A 向 B 传输；（发送）当 /CE 为高电平时，A、 B 均为高阻态。 由于 P2 口始终输出地址的高 8 位，接口时 74LS245 的三态控制端 /1G 和 /2G接地， P2 口与驱动器输入线对应相连。 P0 口与 74LS245 输入端相连 ,/E 端接地，保证数据现畅通。 8051 的 /RD 和 /PSEN 相与后接 DIR，使得 /RD 或 /PSEN 有效时， 74LS245 输入（ ←Di ），其它时间处于输出（ →Di ）。 图 74LS245 管脚图 第四 章 硬件电路设计 14 1 23 45 67 89 1011 1213 1415 16J P 1H E A D E R 8 X 2G19D I R1A12B118A23B217A34B316A45B415A56B514A67B613A78B712A89B811VCC20GND10U17 4 L S 2 4 5S E ROEC K LS C L KV C CS C L KR C L K138_A138_BV C CV C CR?1KR?4 . 7 KR?1KR?4 . 7 K. 图 74ls245 在本设计中的应用 74HC595 列驱动芯片 功能： 8 列驱动 1 、描述 74HC595 是硅结构的 CMOS 器件， 兼容低电压 TTL电路，遵守 JEDEC 标第四 章 硬件电路设计 15 准。 74HC595 是具有 8 位移位寄存器和一个存储器，三态输出功能。 移位寄存器和存储器是分别的时钟。 数据在 SCHcp 的上升沿输入，在 STcp 的上升沿进入的存储寄存器中去。 如果两个时钟连在一起，则移位寄存器总是比存储寄存器早一个脉冲。 移位寄存器有一个串行移位输入（ Ds），和一个串行输出（ Q7’） ,和一个异步的低电平复位 ，存储寄存器有一个并行 8 位的，具备三态的总线输出，当使能 OE 时（为低电平），存储寄存器的数据输出到总线。 8 位串行输入 /输出或者并行输出移位寄存器，具有高阻关断状态。 三态。 特点： 是 8 位串行输入 /8 位串行或并行输出存储状态寄存器，三种状态输出寄存器可以直接清除 100MHz 的移位频率 输出能力： 并行输出，总线驱动； 串行输出；标准中等规模集成电路 595 移位寄存器有一个串行移位输入（ Ds），和一个串行输出（ Q7’） ,和一个异步的低电平复位，存储寄存器有一个并行 8 位的，具备三态的总线输出，当使能 OE 时（为低电平），存储寄存器的数据输出到总线。 若使用第一种方式，其扫描频率必须大于 16 64=1024Hz，周期小于 lms即可。 若使用第二和第三种方式，则频率必须大于 16 8=128Hz，周期小于 7． 8ms即可符合视觉暂留要求。 此外一次驱动一列或一行 (8 颗 LED)时需外加驱动电路提高电流，否则 LED 亮度会不足。 应用中驱动电路如下图所示： 第四 章 硬件电路设计 16 APM4953K 行驱动芯片 功能：行驱动 第四 章 硬件电路设计 17 在应用中，第 1 和第 3 脚接 +5 电源，而第 8 脚接地。 信号输入端为第 4 脚，也就是 G1 和 G2 脚。 这为 p 沟道 mos 管，当有信号（干扰信号无法启动门限电压）时， mos 管导通，对应行得电。 1 23 45 67 89 1011 1213 1415 16J P 1H E A D E R 8 X 21 23 45 67 89 1011 1213 1415 16J P 2H E A D E R 8 X 2G19D I R1A12B118A23B217A34B316A45B415A56B514A67B613A78B712A89B811U17 4 L S 2 4 51 2U 2 A7 4 F 0 43 4U 2 B7 4 F 0 4R51KR61KR71KR81KR 1 04KR 1 14KR 1 24KR 1 34K1234 56784953R34 9 5 3 S S1234 56784953R24 9 5 3 S S1234 56784953R44 9 5 3 S S1234 56784953R94 9 5 3 S S595_14OEC K LS C L KV C CV C CS C L KC K LOE ABA1B2C3G 2 A4G 2 B5G16Y77Y69Y510Y411Y312Y213Y114Y015R17 4 H C 1 3 8V C C5 9 5 _ 8 Q 7 ‘V C C595_11595_12138_A138_BP 1 6 _ 1 / 4 扫描.. 图 行列驱动在本设计中的应用 第四 章 硬件电路设计 18 74LS138 译码芯片 功能：行译码 74LS138 为 3 线－ 8 线译码器，共有 54/74S138 和 54/74LS138 两种线路结构型式，其工作原理如下： 当一个选通端（ G1）为高电平，另两个选通端（ /(G2A)和 /(G2B)）为低电平时，可将地址端（ A、 B、 C）的二进制编码在一个对应的输出端以低电平译出。 利用 G /(G2A)和 /(G2B)可级联扩展成 24 线译码器；若外 接一个反相器还可级联扩展成 32 线译码器。 若将选通端中的一个作为数据输入端时， 74LS138还可作数据分配器。 图 74LS138 译码芯片引脚图 第四 章 硬件电路设计 19 1 23 45 67 89 1011 1213 1415 16J P 2。