基于tms320vc5402语音采集系统设计

基于tms320vc5402语音采集系统设计内容摘要：

语 音 信 号复 位电 源F L A S HS R A M时 钟J T A G 图 31系统结构框图 信息工程学院课程设计 6 6 电源设计 为了降低芯片功耗， C54x系列芯片大部分都采用低电压设计，并且采用双电源供电，即内核电源 CVDD：采用 ，主要为芯片的内部逻辑提供电压，包括 CPU、时钟电路和所有的外设逻辑； I/O电源 DVDD：采用 ，主要供 I/O接口使用。 可直接与外部低压器 件接口，而无需额外的电平变换电路。 DSP芯片采用的供电方式，主要取决于应用系统中提供什么样的电源。 在实际中，大部分数字系统所使用的电源可工作于 5V或 ，本设计采用TI公司提供的双电源芯片： TPS73HD301电源的最大输出电流为 750mA，并且提供两个宽度为 200ms的低电平复位脉冲。 电路图如图 32所示。 NC1NC21G N D31E N41I N51I N62I N12NC13NC15NC162O U T172O U T182S E N S E19NC20NC212R E S E T221O U T231O U T241F B /S E N S E25NC26NC272I N112E N102G N D9NC8NC7NC14NC15T P S 73 H D 30 1J?15 0ΩR11K ΩR31K ΩR210 0K ΩR410 0K ΩR7R6R50. 1μ FC347 μ FC10. 1μ FC210 μ FC410 μ FC5V C CV C CV C CV D 1R E D 图 32由 TPS73HD301芯片组成的双电源电路 复位电路设计 TMS320VC5402 的复位输入引脚 RS 为处理器提供了一种硬件初始化的方法 ,它是一种不可屏蔽的外中断 ,可在任何时 候对 TMS320VC5402 进行复位。 当系统上电后， RS 引脚应至少保持 5个时钟周期稳定的低电平，以确保数据、地址和控制线的正确配置。 复位后 (RS回到高电平 )， CPU从程序存储器的 FF80H单元取指，并开始执行程序。 本设计采用由 TPS370733组成的自动复位电路（如图 33）。 信息工程学院课程设计 7 7 R E S E T2/ R E S E T1NC8PFO7/ M R3V C C4G N D5R F I6T P S 37 07 3310 0K10 0K28 0k S WE X T R S TBAD S P R SD V D D C V D D123456 图 33由 TPS370733芯片组成的自动复位电路 时钟电路设计 时钟电路用来为 ’ C54x芯片提供时钟信号，由一个内部振荡器和一个锁相环 PLL组成，可通过芯片内部的晶体振荡器或外部的时钟电路驱动。 利用 DSP芯片内部提 供的晶振电路，在 DSP芯片的 X X2之间连接晶体振荡器。 使用芯片内部的振荡器在芯片的 X1和 X2/CLKIN引脚之间接入一个晶体 ,用于启动内部振荡器。 时钟电路图如图 34所示。 Y12 0 MC 1 02 2 P FC 1 12 2 P F 图 34时钟电路 存储器设计 程序存储器扩展设计 FLASH存储器用以扩展程序存储器 AT29LV1024是 1M位的 FLASH存储器 FLASH存储器与信息工程学院课程设计 8 8 EPROM相比，具有更高的性能价格比，而且体积小、功耗低、可电擦写、使用方便，并且 的 FLASH可以直接与 DSP芯片连接。 地址线： A0~A15；数据线： I/O0~I/O15；控制线： CE— 片选信号； WE — 编程写信号； OE — 输出使能信号。 扩展连接图如图 35所示。 CSWEA 15A 14A 13A 12A 11A 10A9A8A7A6A5A4A3A2A1A0 D0D1D2D3D4D5D7D9D 11D 12D 14OED 15D 13D 10D8D6A T 2 9L V 1 20 4J?D S P D 15D S P D 14D S P D 13D S P D 12D S P D 11D S P D 10D S P D 9D S P D 8D S P D 7D S P D 6D S P D 5D S P D 4D S P D 3D S P D 2D S P D 1D S P D 0D S P A 15D S P A 14D S P A 13D S P A 12D S P A 11D S P A 10D S P A 9D S P A 8D S P A 7D S P A 6D S P A 5D S P A 4D S P A 3D S P A 2D S P A 1D S P A 0D S P M S T R BD S P P S 图 35程序存储器扩展电路 要实现语音数据和系统程序的存储， TMS320VC5402必须有外接扩展存储器。 TMS320VC5402 的速度为 100 MI/s，为保证 DSP运行速度，需要外部存储器的速度接近 10ns。 系 统选择 ICSI64LV16作为外部存储器，其容量 64K字 16 bit。 其硬件连接图如图 36所示。 CSWEA 1 5A 1 4A 1 3A 1 2A 1 1A 1 0A9A8A7A6A5A4A3A2A1A0 D0D1D2D3D4D5D7D9D 1 1D 1 2D 1 4UBLBOED 1 5D 1 3D 1 0D8D6I C S I 6 4 L V 1 6J?D S P A 1 5D S P A 1 3D S P A 1 2D S P A 1 1D S P A 1 0D S P A 9D S P A 8D S P A 7D S P A 6D S P A 5D S P A 4D S P A 3D S P A 2D S P A 1D S P A 0D S P A 1 4D S P D 1 5D S P D 1 4D S P D 1 3D S P D 1 2D S P D 1 1D S P D 1 0D S P D 9D S P D 8D S P D 7D S P D 6D S P D 5D S P D 4D S P D 3D S P D 2D S P D 1D S P D 0D S P M S T R BD S P P S 图 36数据存储器扩展电路 JTAG 接口设计 在系统中，通过 JTAG测试口访问和调试 DSP芯片。 JTAG是一种国际标准测试协议 (IEEE )，针对现代超大规模集成电路测试、检验困难而提出的基于边界扫描机制和标准测试存取口的国际标准。 标准 JTAG 测试端口包括 4 个必选引脚和一个可选的异步 JTAG信息工程学院课程设计 9 9 的复位引脚 TRST，分别是工作模式选择引脚 TMS，串行数据输入引脚 TDI，串行数据输出引脚 TDO，端口工作时钟引脚 TCK。 JTAG接口引脚连接如图 37所示。 1 23 45 67 89 1011 1213 14H E A D E R 7 X 2D S P J A T GR?4K 7R?4K 7V C C 图 37 JTAG 接口引脚连接图 A/D 接口电路设计 A/D转换模块是整个系统的主要部分，它接收来自外部的信号或模拟数据，然后经过处理转。