基于fpga的频率计相位计设计

基于fpga的频率计相位计设计内容摘要：

门，计数器停止计数。 设 T为标准时钟周期， N为计数器的计数值， t为 两信号的相位 时间差，则 t=NT,再根据相位与时间的关系，可推出相位12 * 3 6 0xtT    ，其中 Tx 为被测信号周期， 1 、 2分别为两信号初相位。 综合以上 两式 ，有 3 6 0 3 6 0xTfNNTF      ，其中 1F T 为标准时钟频率。 系统设计 本系统采用 FPGA 和单片机结合的方法实现，系统需要完成三个模块的设计： 信号产生及预置模块，使用 FPGA 制作两相信号发生器，将信号作为测量时的标准信号，通过单片机实现待测信号频率和相位的预置； 测量模块，以 FPGA 为核心，将待测信号与标准信号进行比较，将处理后的数据送入单片机 数据处理模块， 接收来自 FPGA 的数据信号对其进行运算，将最终计算结果显示在 LCD上。 本次设计的难点在于对频率周期测试仪和相位测试仪计数器的设计和控制。 一旦计数器的开始计数和停止计数控制不当，都会给测试结果带来很大误差；同时要把握好单片机的算法设计，尽量将误差减到最小。 系统框图如图 2所示。 5 图 2 频率、周期、相位差测试仪系统框图 在图 2 中，系统使用 FPGA 制作了 DDS 作为两相信号发生器，通过单片机对输入的待测信号进行设置，可以设置待测信号的频率大小及相位差大小。 其中第 1 相信号为待测频率大小，第 2相信号为经过相移的待 测信号。 测频采用等精度测量方法，将待测信号与标准信号同时计数，在预置时间结束后对其进行比较、运算，最终算得频率值。 测量相位则是通过将两路同频率的信号进行异或再与的方式，算得两路信号的相位的差。 经过 FPGA对数据的测量、处理后由单片机对数据进行读取、计算最终将结果显示在 LCD 上。 6 第三章 两相信号发生器的设计与实现 DDS(Direct Digital Synthesizer)技术，即直接数字频率综合技术，是一种新型的频率合成技术和信号产生方法。 其电路系统 具有较高的频率分辨率，可以实现频 率的快速切换，并且在频率切换时能保持相位的连续，很容易实现频率、相位、幅度的数字调制。 本系统的 两相 信号发生器模块就是基于 DDS 技术设计的。 DDS 原理 传统的生成正弦波的数字方法 [3]如图 3 所示，即利用一片 ROM 和一片 DAC，再加上地址发生计数器和寄存器即可。 在 ROM 中，每个地址对应的单元中的内容（数据）都相应于正弦波的离散采样值， ROM 中必须包含完整的正弦波采样值，而且还要注意避免在按地址读取 ROM 内容时可能引起的不连续点，避免量化噪声集中于基频的谐波上。 时钟频率 fclk输入地址发生计数器和寄存器 ，地址计数器所选中的 ROM 地址的内容被锁入寄存器，寄存器的输出经 DAC恢复成连续信号，即由各个台阶重构的正弦波，若相位精度 n 比较大，则重构的正弦波经适当平滑后失真很小。 当 fclk 发生改变，则 DAC 输出的正弦波频率随之改变，但输出频率的改变仅决定于 fclk 的改变。 图 3 正弦信号发生器结构框图 为了控制输出频率更加方便，可以采用相位累加器，使输出频率正比与时钟频率和相位增量之积。 图 4所示为采用了相位累加方法的直接数字合成系统，把正弦波在相位上的精度定为 n 位，于是分辨率相当于 1/2n。 用时钟频率 fp 依次读 取数字相位圆周上各点，这里数字值作为地址，读出 相应的 ROM 中的值（正弦波的幅度） ，然后经 DAC 重构正弦波。 图中比图 X的简单系统多了一个相位累加器，它的作用是在读取数字相位圆周上各点时可以每隔 M个点读一个数值， M即为图 Y中的频率字。 这样， DAC 输出的正弦频率 fSIN 就等于“基频” fclk/2n的 M倍，即 DAC 输出的正弦波的频率满足下式： ()2clkSIN nfFM (31) 这里， fclk 是 DDS 系 统的工作时钟，即图 4 中的锁存器时钟 clk。 n 为相位累加器的位数。 7 图 4 DDS基本结构 图 4所示的 DDS基本原理组成框图结构特点如下：其中 clk来自为高稳性晶振或由 PLL提供，用于提供 DDS 各种部件的同步工作。 DDS 核心的相位累加器由一个 N 位字长的二进制加法器和一个有时钟 fclk 取样的 N位寄存器组成，作用是对频率控制字进行线性累加；波形存储器中所对应的是一张函数波形查询表，对应不同的相位码址输出不同的幅度编码。 当相位控制字为 0，相位累加输出的序列对波形存储器寻址，得到一系列离散的幅度编码。 该幅度编码经 D/A转换后得到对应的阶梯波，最后经低通滤波器平滑后可得到所需要的模拟波形。 相位累加器在基准时钟作用下，进行线性相位累加，当相位累加器加满量时就会产生一次溢出，这样就完成了一个周期，这个周期也就是 DDS 信号的一个频率周期。 综上分析可得 DDS 的特点如下： ① DDS 的频率分辨率在相位累加器的位数 N 足够大时，理论上可以获得相应的分辨精度，这是传统方法难以实现的。 ② DDS 是一个全数字结构的开环系统，无反馈环节，因此其速度极快，一般在纳秒量级。 ③ DDS 的相位误差主要依赖于时钟的相位特性，相位误差小。 另外， DDS 的相位是连续变化的，形成的信号具有良好的频谱，这是传统的直接频率合成方法无法实现的。 两相信号发生器 EDA 设计及实现 设计中，选择相位累加器为 28位， ROM 为 8位（即一个周期取样 256 点）， 时钟为 20MHz经锁相环倍频 倍后所得的信号（ 35MHz）作为两相信号发生器时钟 ，即 fclk =35MHz，n=28。 则“基频”为28352 Hz。 为了使输出波形符合 DA 转换速度， 设置相位累加器的低 9 位为高电平， 高 11 位为低电平， 10～ 17 为频率控制字输入端。 这样，输出 频率的计算公式为： 9( * 2 51 1 ) * 3outFM (32) 8 其中， M 为频率控制字。 移相设计选择一个 8 位相位 加法器 ，接在 28 位相位累加器输出的高八位 ， 每当相位控制子增加 1， 此相正弦波数据就会提前前相波形 83602 输出，达到两相输出的要求。 相位预置公式为： * P (33) 其中， P 为相位控制字。 两相信号发生器顶层设计 通过以上分析可知，两相信号发生器模块包括一个 28 位加法器、一个 28 位寄存器、一个 8 位加法器、 一个 8 位寄存器以及两个存储波形数据的 ROM。 具体设计框图如图 5 所示。 图 5 两相信号发生器顶层设计框图 两相信号发生器各底层模块设计 两相信号发生器底层模块 包括一个 28 位加法器、一个 28位寄存器、一个 8位加法器、一个 8位寄存器以、两个 存储波形数据的 ROM 及波形数据表等。 各模块 设计 （ VHDL） [13]见附录 一 至附录 五 ,ROM 中存储的波形数据表见附录 六。 两相信号发生器 顶层 EDA 设计 将以上设计好的底层模块打包封装，之后进行 两相信号发生器 顶层电路的连接， 具体EDA 设计如图 6所示。 9 图 6 两相信号发生器 EDA电路 图 6中， FWORD 为 8位频率控制字， PWORD 为 8位相位控制字（ FWOR、 PWORD 接单片机I/O 口，具体内容见软件部分设计报告）。 FOUT 为第一相 正弦 信号输出， POUT 为第二相 正弦信号输出。 其仿真波形如图 7 所示。 图 7 两相信号发生器仿真波形 从图 7 中可以看到，频率控制字为 70，相位控制字为 41。 从仿真结果知，频率输出每隔 70 读取一个数据，第二相输出 超 前第一项 41 个数据。 仿真符合设计要求。 数模转换 本系统数模转换器采用 DAC0832，数模转换模块如图 8 所示。 输出的模拟量与输入的数字量 （ DN1*2N1+…… +D0*20） 成正比，这就实现了从数字量到模拟量的转换。 输入可有 28（ =256） 个不同的二进制组态，输出为 256 个电压之一，即输出电压不是整个电压范围内任意值， 只能是 256 个可能值 中的一个。 本系统 要求输出 量 是电压， 而 DAC0832 输出的是电流量， 所以还必须经过一个外接的运算放大器转换成电压 ，这里选用 OP07 集成运放，此运放具有 极低的输入失调 电压、极低的失调电压温漂能长期稳定工作等特点。 10 图 8 D/A转换模块 滤波电路设计 低噪声运算放大器 OP27 OP27 是高共模抑制比（ CMRR）、低漂移、高速、低噪声运算放大器。 其转换率为 V /μ s，增益带宽积为 8MHz。 工作电源电压最大为177。 22v，在工作电压为177。 15v，温度 25186。 C的环境下， OP27 的 CMRR 为126dB，在测试信号为 10Hz 时，输入等效噪声 En为 HznV/ ，等效电流 In为 HzpA/。 引脚图如图 9所示。 滤波电路设计 巴特沃思 低通滤波电路， 在通频带内外都有平稳的幅频特性， 滤波输出的 信号总会在第一个周期略微有些失真，但往后的幅频特性就非常的好。 为了减少运放对滤波电路的负载效益，同时便于调整，我们选择两个二阶巴特沃思低通滤波器串联的方法，构成一个四阶巴特沃思低通滤波器，其 通频带为 30kHz， 原理如图 10。 电路中各参数可通过差表式软件 Filterlab 生成，并稍加修改即可。 图 9 OP27 引脚图 11 图 10 四阶巴特沃思低通滤波器 电平移位及放大模块设计 正弦信号发生器通过 D/A、滤波后的输出波形的幅值全都大于零，因此要设计一波形移位电路 使波形正负幅值相等 ，波形移位原理 [2]如下图 11。 波形移位部分，其核心部分是一电压跟随器，电压跟随器的输出 Vo1=（ VinVp），所以输出的 Vo1 就相当于在输入 Vin的基础上下移了 Vp伏，而 Vp又受可变电阻器 Rw1 的控制。 经测量电路得 Vin=，调节电位器 RW1 使 Vp= 及可达到移位的目的。 为了让输出的波形可以手动调节幅值，在最后我们又增加了一级电压放大电路，放大模块的核心器件为集成运放 OP37，由《模拟电路》知识知， 23RWVout Vin R   （ 34） 其中， Rw2/R3的范围是 0～ 10，因此通过调节 Rw2可以使输出波形的峰峰值在 0～ 10Vo1间变化。 受177。 12V 电源限制， 输出信号的峰峰值最小可到 0V，最大可达 177。 10V 左右。 图 11 波形移位和电压放大原理图 12 第四章 频率、周期测量模块的设计与实现 频率测量原理 基于传统测频原理的频率计的测量精度将随被测信号频率的下降而降低，即测 量精度随被测信号的频率的变化而变化，在实用中有较大的局限性，而等精度频率计 不但具有较高的测量精度，且在整个频率区域能保持恒定的测试精度。 等精度测频原理 [3]可以简单地用图 12和波形图 13 来说明。 图 12中“预置门控信号”CL 可由单片机发出，实践证明，在 1 秒至 秒间的选择范围内， CL 的时间宽度对测频精度几乎没有影响， 在此设其宽度为 Tpr。 BZH 和 TF模块是两个可控的 32 位高速计数器，BENA 和 ENA 分别是他们的计数允许信号端，高电平有效。 标准频率信号从 BZH 的时钟输入端 BCLK 输入，设其频率为 FS；经整形 后 的被测信号从与 BZH 相似的 32 位计数器 TF 的时钟输入端 TCLK 输入，设其真实频率值为 Fxe，被测频率为 Fx。 图 12 等精度频率计结构图 测频开始前，首先发出一个清零信号 CLR，使两个计数器和 D 触发器置 0，同时 D 触发器通过信号 ENA，禁止两个计数器计数，这是一个初始化操作。 然后由单片机发出允许测频命令，即令预置门控信号 CL 为高电平，这时 D 触发器要一直等到被测信号的上升沿通过时 Q 端才被置 1（即令 START 为高电平），与此同时，将同时启动计数器 BHZ 和 TF，进入计数允许周期。 在此期间， BHT 和 TF 分 别对被测信号（ 频率为 Fx）和标准频率信号（ 频率为 Fs）同时计数。 当 Tpr 秒后，预置门信号被单片机置为低电平，但此时两个计数器并没有停止计数，一直等到随后而至的被测信号的上升沿到来时，才通过 D 触发器将这两个计数器同时关闭。 由图 13 可见， CL 的宽度和发生的时间都不会影响计数使能信号（ START）允许计数的周期总是恰好等于待测信号 TCLK 的完整周 13 期数这样一个事实，这正是确保 TCLK 在任何频率条件下都能保持恒定精度的关键。 而且，CL 宽度的改变以及随机的出现时间造成的误差最多只有 BCLK 信号的一个时钟周期，如果BCLK 由精确稳定的晶体振荡器（ 20MHZ）发出，则任何时刻的绝对测量误差只。