基于eda的智能抢答器

基于eda的智能抢答器内容摘要：

POINTS_A0:=POINTS_A0+1。 END IF。 ELSIF CHOS=0010 THEN IF POINTS_B0=1001 THEN POINTS_B0:=0000。 ELSE POINTS_B0:=POINTS_B0+1。 9 END IF。 ELSIF CHOS=0011 THEN IF POINTS_C0=1001 THEN POINTS_C0:=0000。 ELSE POINTS_C0:=POINTS_C0+1。 END IF。 ELSIF CHOS=0100 THEN IF POINTS_D0=1001 THEN POINTS_D0:=0000。 ELSE POINTS_D0:=POINTS_D0+1。 END IF。 END IF。 END IF。 IF chos=0001 then out1=POINTS_a0。 ELSIF chos=0010 then out1=POINTS_b0。 ELSIF chos=0011 then out1=POINTS_c0。 ELSIF chos=0100 then out1=POINTS_D0。 ELSIF chos=0000 then out1=0000。 END IF。 END PROCESS。 END ARCHITECTURE ART 图 记分模块（ JFQ）仿真波形 10 R S TA D DC H O S [ 3 . . 0 ]O U T 1 [ 3 . . 0 ]J F Qin s t 图 记分模块（ JFQ）仿真波形模块 框图 第五节： 译码显示模块 译码器显示模块 YMQ 译码器的 VHDL 源程序如下： LIBRARY IEEE。 USE。 USE。 ENTITY YMQ IS PORT(AIN4: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 DOUT7: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 END YMQ。 ARCHITECTURE ART OF YMQ IS BEGIN PROCESS(AIN4) BEGIN CASE AIN4 IS WHEN 0000=DOUT7=1111110。 0 WHEN 0001=DOUT7=0110000。 1 WHEN 0010=DOUT7=1101101。 2 WHEN 0011=DOUT7=1111001。 3 WHEN 0100=DOUT7=0110011。 4 WHEN 0101=DOUT7=1011011。 5 WHEN 0110=DOUT7=1011111。 6 WHEN 0111=DOUT7=1110000。 7 WHEN 1000=DOUT7=1111111。 8 WHEN 1001=DOUT7=1111011。 9 WHEN OTHERS=DOUT7=0000000。 END CASE。 11 END PROCESS。 END ARCHITECTURE ART。 图 译码器显示模块（ YMQ）仿真波形 A I N 4[ 3. . 0] D O U T 7[ 6. . 0]Y M Qin s t 图 译码器显示模块（ YMQ） 框图 第六节： 系统元件例化 元件例化 LIBRARY IEEE。 USE。 USE。 ENTITY qdq IS 12 PORT(qd :IN STD_LOGIC_VECTOR (3 DOWNTO 0)。 clk,en,ldn,add,rst,clrqd,clrsj IN std_logic。 ta,tb : IN STD_LOGIC_VECTOR (3 DOWNTO 0)。 qdo :OUT STD_LOGIC_VECTOR (3 DOWNTO 0)。 out1 : OUT STD_LOGIC_VECTOR (3 DOWNTO 0)。 out2 : OUT STD_LOGIC_VECTOR (3 DOWNTO 0)。 out4 : OUT STD_LOGIC_VECTOR (3 DOWNTO 0)。 out3 : OUT STD_LOGIC_VECTOR (3 DOWNTO 0))。 END。 ARCHITECTURE aa OF qdq IS COMPONENT qdjb IS PORT(CLR:IN STD_LOGIC。 A, B, C, D: IN STD_LOGIC。 A1,B1,C1,D1: OUT STD_LOGIC。 STATES: OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 END ponent QDJB。 COMPONENT jsq IS PORT(CLR,LDN,EN,CLK: IN STD_LOGIC。 TA,TB:IN STD_LOGIC_vector(3 downto 0)。 QA:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 QB:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 END COMPONENT JSQ。 COMPONENT ymq IS PORT(AIN4: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 DOUT7: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 END COMPONENT YMQ。 COMPONENT jfq IS PORT(RST: IN STD_LOGIC。 ADD: IN STD_LOGIC。 CHOS: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 out1: OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 END COMPONENT JFQ。 signal tmp1,tmp2,tmp3,tmp4 : STD_LOGIC_VECTOR (3 DOWNTO 0)。 BEGIN u1: qdjb PORT map(clr=clrqd,a=qd(0),b=qd(1),c=qd(2),d=qd(3), a1=qdo(0),b1=qdo(1),c1=qdo(2),d1=qdo(3),STATES=tmp1)。 u2: jfq PORT map (rst=rst,add=add,chos=tmp1,out1=out2)。 u3: jsq PORT map(clr=clrsj,ldn=ldn,en=en,clk=clk,ta=ta,tb=tb,qa=out3,qb=out4)。 out1=tmp1。 END。 13 V C Cc lk IN P U TV C CR E S T IN P U TV C CA IN P U TV C CB IN P U TV C CC IN P U TV C CD IN P U TV C CC ON T OL IN P U TVCCADDINPUTVCCSUBINPUTOU 0O U T P U TOU 3O U T P U TOU 1O U T P U TO U 2O U T P U TOU 10O U T P U TO U 20O U T P U TOU 30O U T P U TO U 40O U T P U TSPEAKER O U T P U TQA1O U T P U TQA2O U T P U TQA3O U T P U TQA4O U T P U TQB1O U T P U TQB2O U T P U TQB3O U T P U TQB4O U T P U TQC 1O U T P U TQ C 2O U T P U。