基于eda的数字时钟课程设计报告

基于eda的数字时钟课程设计报告内容摘要：

sec2=0000。 sec1=0000。 sec0=39。 139。 elsif (sec1=1001) then jidao 9s sec1=0000。 sec2=sec2+1。 sec0=39。 039。 else sec1=sec1+1。 zhengchangjishu 1s sec0=39。 039。 end if。 end if。 end process。 end。 三、时序仿真： 中南大学信息院自动化梁雪林设计 四、功能说明： 对输入 1Hz 的频率进行计数，用 reset 进行复位清零； 只有 reset 为高时才开始计数；输出 2 组 4 位的 BCD 码，用于数码管显示；达到 59s 时输出进 位信号色 sec0； 分计时器模块设计 一、原理图设计： 中南大学信息院自动化梁雪林设计 二、 源代码： library ieee。 use。 use。 use。 entity minute1 is port( clkm:in std_logic。 miao jinwei clk1s:in std_logic。 jiao feng xinhao setm:in std_logic。 jiao feng kongzhi min2,min1:buffer std_logic_vector(3 downto 0)。 fengzhong gaodiwei minco: out std_logic fengzhong jinwei )。 end。 Architecture A of minute1 is signal clkx:std_logic。 begin pclkm:process(clkm,clk1s,setm) begin if setm=39。 139。 then clkx=clk1s。 else clkx=clkm。 end if。 end process。 pcontm:process(clkx) begin if clkx39。 event and clkx=39。 139。 then if(min1=1001 and min2=0101) then min1=0000。 min2=0000。 minco=39。 139。 elsif (min1=1001) then min1=0000。 min2=min2+1。 中南大学信息院自动化梁雪林设计 minco=39。 039。 else min1=min1+1。 minco=39。 039。 end if。 end if。 end process。 end。 、 三、时序仿真： 四、功能说明： 对输入的秒进位进行计数，记满 59min 时产生进位信号 minco，正常分计数值由两组 4位 BCD 码送出，用于数码管显示； setm 引入快速计分信号 1Hz； 小时计时器模块设计 一、 原理图： 二、源代码： library ieee。 use。 use。 中南大学信息院自动化梁雪林设计 use。 entity hour1 is port(clkh:in std_logic。 clk1s: in std_logic。 seth:in std_logic。 hou2,hou1:buffer std_logic_vector(3 downto 0) )。 end。 Architecture A of hour1 is signal clky : std_logic。 begin pclkh:process(clkh,clk1s,seth) begin if seth=39。 139。 then clky=clk1s。 else clky=clkh。 end if。 end process。 pconth:process(clky) begin if clky39。 event and clky=39。 139。 then if (hou1=0011and hou2=0010) then hou1=0000。 hou2=0000。 elsif (hou1=1001) then hou1=0000。 hou2=hou2+1。 else hou1=hou1+1。 end if。 end if。 end process。 end。 三、时序仿真： 中南大学信息院自动化梁雪林设计 四、功能说明 对输入的分计数进位脉冲进行计数；输出 2 组 4 位 BCD 码，用于数码管显示； seth 引入 1Hz 脉冲对小时进行快速计数； 报时模块设计 一、 原理图： 中南大学信息院自动化梁雪林设计 二、 源代码： library ieee。 use。 use。 use。 entity alarm1 is port( clk1s:in std_logic。 clk500:in std_logic。 clk1k:in std_logic。 中南大学信息院自动化梁雪林设计 sec2,sec1:in std_logic_vector(3 downto 0)。 min2,min1:in std_logic_vector(3 downto 0)。 hou2,hou1:in std_logic_vector(3 downto 0)。 alarm:out std_logic )。 end。 Architecture A of alarm1 is begin process(clk1s) variable flag500 :std_logic。 variable flag1k :std_logic。 variable hou:std_logic_vec。