基于eda技术设计电子密码锁

基于eda技术设计电子密码锁内容摘要：

器如下图 43 第 7 页 (共 23 页 ) 图 43 四位串行输入并行输出寄存器 图 44 四 为串行输入并行输出寄存器 上图为 四 为串行输入并行输出寄存器，它由 4 个 D 触发组成，当 reset为高电平时，每给一脉冲输入数据将向右移一位二值代码，它能同时复位 控制模块 （ 1） 功能介绍 开锁时输入密码后 ,拨动 RT键使其为高电平，而 CHANGE 为低电平检测，密码正确时开锁，输出 LOCKOPEN 灯灭， LOCKCLOSE 灯亮，表示开锁成功。 当密码输入错误时， LOCKOPEN 灯亮， LOCKCLOSE 灯灭，表示开锁失败。 当改变密码时，按下 CHANGE 键使其为高电平，而 RT为低电平时，可改变密码。 按下 REST 可清除前面的输入值，清除为 “888”。 （ 2） 控制模块与仿真图形 输入译码器图 45，如下图 第 8 页 (共 23 页 ) 图 45 输入译码器 下图为译码器将 4 位二值代码转化成 BCD 码从 “0000” ～ “1001” 表示0～ 9。 图 46 译码器 总功能控制模块图 47，如下图 图 47 总功能控制模块 当 CHANGE为高电平且 rt为低电平时开始输入密 码这时 lockopen为高电平，而 lockclose 为低电平，当 rt 为高电平， change 为低电平时开始检 第 9 页 (共 23 页 ) 测密码，如上图开始密码为 “108” 当再次出现 “108” 时 lockopen 为高电平，而 lockclose 为低电平，当密码错误时 lockopen 为低电平，而 lockclose为高电平。 图 48 4选 1选择器与扫描器 4 选 1 选择器与扫描器图 48，如下图 图 49 多路选择器 如上图多路选择器可以从多组数据来源中选取一组送入目的地，在本设计中利用多路选择器做扫描电路来分别驱动输出装置，可以将低成本 消耗，如上图当输入 “819” 时，在时钟地控制下 qout 将输出 “819” ，而与之对应的 sel 扫描对应的数码管。 第 10 页 (共 23 页 ) 图 410 多路选择器 波形仿真 显示模块 （ 1） 功能介绍 将密码用 BCD七段数码管显示 显示模块与仿真波形 图 411，如下图 图 411 显示模块 第 11 页 (共 23 页 ) 下图将 BCD 码转化到七段译码电路上 图 412 仿真波形 五、 电子密码锁的 程序 设计 Quartus II 软件介绍 Quartus II 是 Altera 公司的综合性 PLD 开发软件，支持原理图、 VHDL、VerilogHDL 以及 AHDL（ Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整 PLD 设计流程。 Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl 脚本完成设计流程外，提供了完善的用户图形界面设计方式。 具有运行速度快，界面统一，功能集中，易学易用等特点。 Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的 复杂性、加快了设计速度。 对第三方 EDA 工具的良好支持也使用户可以 artus II 通过和 DSP Builder工具与 Matlab/Simulink 相结合，可以方便地实现各种 DSP应用系统；支持Altera 的片上可编程系统（ SOPC）开发，集面及简便的使用方法系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。 Maxplus II 作为 Altera 的上一代 PLD 设计软件，由于其出色的易用性而得 第 12 页 (共 23 页 ) 到了广泛的应用。 目前 Altera 已经停止了对 Maxplus II 的更新支持，Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面的改变。 Altera 在 Quartus II 中包含了许多诸如 SignalTap II、 Chip Editor 和 RTL Viewer 的设计辅助工具，集成了 SOPC 和 HardCopy 设计流程，并且继承了在设计流程的各个阶段使用熟悉的第三方 EDA 工具。 此外， Qu Maxplus II 友好的图形界。 VHDL 语言的特征 VHDL 语言目前主要是对数字电路设计的描述，对模拟电路的设计尚不能很好地表达。 VHDL 语言在编程时要更加规范，程序结构要适合整个系统 的硬件结构，要符合各模块的信号时序关系，以及数据流的走向。 VHDL 语言的设计格式更是面向具体的硬件对象的语言，因此任何独立于硬件实体的程序设计是没有意义的。 现在 EDA 设计代替了传统的手工设计，都是以 FPGA、 CPLD、EPLD 等可编程器件作为系统中硬件的载体，大部分是以 VHDL 作为设计语言，并针对所使用的 芯片 来选择不同公司的软件在计算机上进行设计、综合。 这种用程序设计完成的硬件结构可装载到对应的可编程器件中，进行仿真、模拟、验证。 VHDL 的语言特点主要有： （ 1）更加类似软件上的高级语言，具备更强的模块化能力并拥有良好的可读性以及程序的移植性； （ 2）淡化状态机，与或表达式等早一代硬件描述语言中的元素，用更类似于高级语言的表达式取代； （ 3）拥有高效率的生成代码，能够节省大量的资源。 VHDL 语言的 优点 严格地讲， VHDL 是一种用来描述数字逻辑系统的 “ 编程语言 ”。 它通过对硬件行为的直接描述来实现对硬件的物理实现，代表了当今硬件设计的发展方向。 VHDL 是为 了满足逻辑设计过程中的各种需求而设计的。 第一，它是可以用来描述逻辑设计的结构，比如逻辑设计中有多少个子逻辑，而这些子逻辑又是如何连接的。 除此之外， VHDL 并不十分关心一个具体逻辑依靠何种方式实现，而是把开发者的精力集中到逻辑所实现的功能上。 第二， VHDL 采用类似高级语言的语句格式完成对硬件行为的描述，具备更强的模块化能力，并拥有良好的可读性以及程序的移植性。 第三， VHDL 给出逻辑的模拟与调试为设计工作提供了最大的空间。 鉴于 VHDL 具有以上诸多优点，只要开发者具备一定的高级语言程序设计基础，拥有 Pascal、 C等计算机高级语言的基础，同时又了解一些基本数字电路的设计方法，在此基础上来学习 VHDL 程序设计应该是比较容易的，可以轻松地掌握 VHDL 使硬件工作 软件化。 现代电子系统设计人员应该把 VHDL语言作为一种基础知识来学习，并要求能够熟练地使用 EDA的设计工具。 第 13 页 (共 23 页 ) 电路的 VHDL描述 接线说明： 10K10 的 CLK0（ 1）接 ， CLR（ 83）接 K1， KIN0KIN3接 1619， ag 接 7366， SEL2SEL0 接 6461； status(5)接 D0,LOCKS(4)接 LED7,UNLOCKS(8)接 LED5. 实验结果： STATUS=0时 ,输入 4位数 ,按 MEM键锁定 ,红灯亮。 STATUS=1时 ,输入 4 位数 ,按 ESC键解锁 ,如密码正确则红灯灭绿灯亮 . LIBRARY IEEE。 USE。 USE。 此电子密码锁系统的主程序需要的标准程序包为 STD_LOGIC_1164 和STD_LOGIC_UNSIGNED。 ENTITY keys_lock IS PORT ( clk ,clr,status : IN。