基于dsp数字信号处理器的音频信号分析仪

基于dsp数字信号处理器的音频信号分析仪内容摘要：

有一个更深入的了解。 在了解课题以后，接下来本人通过各种途径收集关于课题的资料。 通过这些资料，可以在学习前人成果的基础上，对自己课题做好充分的扩展和发挥。 本课题主要设计方案是从硬件设计和软件编程两个方面来完成设计目的，选用 TI 公司 TMS320VC5402 定点数字信号处理芯片 ]13[ 作为 CPU。 硬件方面设计主要原理是：通过信号发送器产生的 0~2V 模拟信号，经过 AD 采样，送到 DSP进行 FFT 数字处理等过 程后，由 DA 将数字信号转化成模拟信号，再通过示波器来显示，完成频谱分析，其间的时序控制和地址码编译由 CPLD 完成。 软件方面主要工作是： FFT 算法编程、 A/D 和 D/A 编程、仿真器在线 FLASH 编程和CPLD 编程。 具体设计图如附录 I。 5 东北电力大学本科毕业 设计论文 设计方案介绍 本课题是采用中断查询的方式来控制时序，主要有 AD、 DA、 CPU、 CPLD、JTAG、 FLASH、 RAM 等组成，数据的处理是在 CPU 里进行，由于 CPU 是采用FFT 数字信号处理技术，数据量比较大，需 要存储器来存储，而整个过程的时序控制由 CPLD 来控制。 具体原理图如图 11 所示。 存储器AD D S P DA 模拟输出模拟输入 电压变换C P L D J T A G 图 11 原理图 本文安排如下 本文主要由六个章节组成，第一章是绪论，主要介绍了本课题的研究背景及研究意义，同时也介绍了频谱分析仪目前在国内外的研究现状和发展趋势，以及简要说明了本论文的主要研究内容和方法；第二章到第四章是本文的核心，第二章着重介绍了数字信号处理器 TMS320VC5402 芯片的详细情况，即它的结构、特性、引脚及其各组成部分；第三章主要介绍了 FFT（快速傅里叶变换）的原理及其在 TMS320VC5402 DSP 上的实现，最后通过仿真软件 来得到仿真结果；第四章主要针对本论文的硬件部分进行了介绍，比如电源部分、复位电路、时钟电路、 JTAG 等，以及所使用到的器件 AD、 DA、 CPLD、 FLASH、 SDRAM等的特性、原理和连接情况进行了必要介绍；第五章则简要介绍了 DSP 的运行环境 CCS 集成开发环境，使得对 DSP 的仿真运行有了进一步的了解。 最后一章则指出了本论文的一些特点及其不足之处，并提出了一些改善方法，指明了下一步的研究方向。 6 东北电力大学本科毕业 设计论文 第 2 章 TMS320VC5402 芯片介绍 DSP 具有体积小、成 本低、易于产品化、可靠性高、易扩展及方便地实现多机分布式并行处理等性能，所以在很多领域得到了广泛的应用，但实际上没有一个处理器能完全满足所有的或绝大多数应用需要，因此，在选择处理器时需要根据性能、成本、集成度、开发的难易程度以及功耗等因素进行综合考虑 ]14[。 DSP处理器型号众多，本设计选用的是 TI 公司的 TMS320VC5402 芯片，其内部结构图如图 21 所示。 TMS320C54x 是 TI 公司于 1996 年推出的第一代定点数字信号处理器。 它作为 TI 公司为实现低功耗、高速实时信号处理而专门设计的 16 位定点 DSP，成为当前 TMS320C5000 系列 DSP 中最为广泛应用且最为成熟的处理器 ]15[。 E X P e nc ode rM U XT t e gs t e rS ign C t r S ign C t rM ul t e ghe r ( 17* 17)F r a c t iona l M U XA c c ge r ( 40)Z E R O S A T R O U N DA ( 40) B ( 40)M U XS ign C t r S ign C t rA L U ( 40)S ign C t rM U XC O M PT R NTCM S W / L S Ws e le c tB a r r e ls hi r f t e r 图 21 TMS320VC5402 DSP 内部结构图 TMS320VC5402 的主要特性 其主要特点 ]16[ 有：  操作速率达 100MIPS；  具有先进的多总线结构，包括 3 组 16bit 数据总线、 1 组程序总线和 4 条地址总线；  40bit 算术逻辑单元（ ALU），包括一个 40bit 的桶形移位器以及两个独立的 40bit 累加器；  1717bit 并行乘法器，与 40bit 的专用加法器相连，应用于非流水线式单周期 MAC； 7 东北电力大学本科毕业 设计论文  比较、选择和存储单元（ CSSU）用于 Viterbi 运算器的加法 /比较 /选择；  指数编码器在一个周期里计算一个 40bit 累加器值的哇指数值；  双地址发生器，其中包括 8 个辅助寄存器和两个辅助寄存器算术单元（ ARAUS）；  数据 /程序寻址空间 1M 16bit，内存 4K 16bit ROM 和 16K 16bit 双存取RAM；  内置可编程等待状态发生器、锁相环（ PLL）时钟发生器、 2 个多通道缓冲串行口、 1 个 8bit 并行与外部处理器通信的 HPI 口、 2 个 16bit 定时器以及 6通道 DMA 控制器；  低功耗，工作电源 和 ；  数据总线具有总线保持特性；  支持单指令循环和快指令循环；  支持存储块传送指令；  支持 32bit 长操作数指令；  支持同时读取 2 个或 3 个操作数读指令；  支持并行存储和并行装入的算术指令；  支持条件存储指令及中断快速返回指令；  软件可编程等待状态发生器和可编程的存储单元转换；  单周期定点指令执行时间 10ns~25ns。 TMS320C54x 的总线结构 TMS320C54x DSP 采用先进的哈佛结构和 8 总线结构 ]15[ ，其独立的程序总线和数据总线允许同时读取指令和操作数，实现高度的并行操作。 采用各自分开的数据总线分别用于读数据和写数据，允许 CPU 在同一个机器周期内 进行两次读操作和一次写操作。 独立的程序总线和数据总线允许 CPU同时访问程序指令和数据。 片内有 4 条程序 /数据总线、 4 条地址总线，其功能如下：  1 条程序总线（ PB） 程序总线（ PB）传送由程序存储器取出的指令操作代码和立即操作数。  3 条数据总线（ CB、 DB 和 EB） 3 条数据总线（ CB、 DB 和 EB）将内部各单元（如 CPU、数据地址生成电路、程序地 址生成电路，片内外围设备以及数据存储器）连接在一起。 其中，CB 和 DB 总线用来传送从数据存储器读出的数据； EB 总线用来传送写入到存储器中的数据。 8 东北电力大学本科毕业 设计论文  4 条地址总线（ PAB、 CAB、 DAB 和 EAB） 4 条地址总线（ PAB、 CAB、 DAB 和 EAB）用于传送执行指令所需要的地址。 TMS320C54x 的存储器分配  存储器空间 TMS320C54x 的总存储空间为 192K 字，由 3 个独立的可选择空间组成： 64K字程序空间、 64K 字数据空间、 64K 字 I/O 空间。 程序存储器空间存放要执行的指令和执行中所用的系数表。 数据存储器空间存放执行指令所要用的数据。 I/O 存储器空间可与存储器映射外围设备相接口，也可以作为附加的数据存储器空间使用 ]15[。 TMS320VC5402 存储器分配图和扩展程序存储器分配图分别如图 22， 23 所示。 图 22 TMS320VC5402 存储器 分配图 图 23 TMS320VC5402 扩展程序存储图 9 东北电力大学本科毕业 设计论文 程序存储器 通过 MP/ ______MC 和 OVLY 位的设置，可以实现对片内存储器（ ROM、 RAM）的配置，即哪些片内存储器属于程序存储器空间。 当处理器复位时，复位和中断向量都映射到程序存储器空间的 FF80H。 复位后，这些向量可以被重新映射到程序存储器空间中任何一个 128 字页的开头。 这就很 容易将中断向量表从引导 ROM 中移出来，然后再根据存储器图安排。  数据存储器 通过对处理器方式状态寄存器 PMST 的 DROM 位的设置，将片内 ROM 映射到数据存储空间（ DROM=1）或映射到程序存储空间（ MP/ ______MC =0），这样，就可以用指令将片内 ROM 作为数据存储器中的数据 ROM 来读取。 复位时，DROM 位被清 0。 64K 字的数据存储器空间包括数据存储器 映射寄存器 MMR， 0000H~001FH是常用的 CPU 寄存器地址， 0020H~005FH 是片内外设寄存器的地址。  I/O 存储器 除程序存储器空间和数据存储器空间外， C54x 系列器件还提供了 I/O 存储器空间，利用 I/O 空间可以扩展外部存储器。 I/O 存储器空间有 64K 字寻址范围（ 0000H~FFFFH）且只存在于片外。 I/O 存储器空间可与存储器映射外围设备相接口，也可以作为附加的数据存储空间使用。 有两条指令 PORTR 和 PORTW，可以对 I/O 存储器空间访问，访问时，读写时序与程序存储器空间和数据存储器空间有很大不同。 访问 I/O 是对 I/O 映射的外部器件进行访问，而不是访问存储器。 TMS320C54x 的中央处理单元（ CPU） 中央处理单元（ CPU ]15[ ）是 DSP 芯片的核心部件，它的性能直接关系到 DSP器件的性能。 TMS320C54x 的并行结构设计特点，使其能在一条指令周期内，高速地完成多项算术运算。 CPU 的基本组成如下： 40bit 算术逻辑运算单元 （ ALU）； 2 个 40bit 累加器A 和 B； 1 个 40bit 桶形移位寄存器；乘法器 /加法器单元（ MAC）；比较、选择和存储单元（ CSSU）；指数编码器； CPU 状态和控制寄存器；两个地址发生器。  算术逻辑运算单元（ ALU） 算术逻辑单元（ ALU）可以实现加 /减法运算、逻辑运算等大部分算术和逻辑功能，且大多数算术逻辑运算指令都是单周期指令。 除存储操作指令（ ADDM、ANDM、 ORM 和 XORM）外， ALU 的运算结果通常都被传送到目的累 加器（累加器 A 和 B）。 40 位 ALU 功能框图如图 24 所示。 10 东北电力大学本科毕业 设计论文 图 24 ALU 功能框图  累加器 TMS320C54x CPU 内有两个 40 位的累加器 A 和 B，它们用于存储 ALU 或乘法器 /加法器单元输出的数据，也能输出数据到 ALU 或乘法器 /加法器中。 桶形移位寄存器 TMS320C54x CPU 内部有一个 40 位的桶形移位器，主要用于累加 器或数据区操作数的定标。 它能对输入的数据进行 0~31 位的左移和 0~16 位的右移操作。 40 位桶形移位器的功能框图如图 25 所示。 桶形移位寄存器的输入可以为： 从 DB 获得的 16 位操作数； 从 DB 和CB 获得的 32 位操作数； 从累加器 A 或 B 获得的 40 位操作数。 桶形移位寄存器的输出连到 ALU 或经过 MSW/LSW（最高有效字 /最低有效字）写选择单元至EB 总线。 D B 15~ D B 0C B 15~ C B 0M U X符号控制桶形移位器（ 16~ 31 ）M S W / L S W写选择E B 15~ E B 0累加器 A累加器 B4040B AD C1616S X MTC （测试位） T ： 16~ 31A S M （ 4~ 0 ） ： 16~ 15指令寄存器立即数 ： 16~ 15 或 0~ 1540A L UC S S U16 图 25 40 位桶形移位器的功能框图 11 东北电力大学本科毕业 设计论文  乘法器 /加法器单元 TMS320C54x CPU 中的 MAC 单元有一个 17 位 17 位的硬件乘法器，并且附带了一个 40 位的专用加法器，可以在单周期内完成一次乘法累加运算。 其功能框图如图 26 所示。 其中硬件乘法器用来完成乘法运算，专用加法器用来完成累加、取整、饱和等操作。 C B 15 C B 0D B 15 D B 0P B 15 P B 0TX M U X Y M U XS ign c t rS ign c t rXM YMM ul t i pl ie r ( 17* 17)F r a c t / intM U XXA YAA dde r ( 40)Z e r o de t e c tR oun dS A T404001717F R C T17OVMO V A / O V BZ A / Z B40 图 26 乘法器 /加法器单元功能框图 比较、选择和。