基于cpldfpga的数字频率计系统的设计

基于cpldfpga的数字频率计系统的设计内容摘要：

,只需 设置相应的 I/O 输出口的 高低 电平。 而动态显示 的原理 则 利用了人眼对物体的视觉延迟来达到所有 LED 的同时显示。 实际上，在每一个时刻，只有一组 LED 是处于显示的状态，而其他 LED组均为关闭状态 ， 即在每一瞬间只 使某一位显示字符。 在此瞬间 ， 段选控制 I/O口输出相应字符段选码 (字型码 )， 而位选则控制 I/O 口在该显示相应字符。 如此基于 CPLD\FPGA 的数字频率计系统的设计 第 13 页 共 40 页 轮流 ， 使每位分时显示该位应显示字符。 根据人眼视觉特性 ， 当 LED 所加信号频率大于 50Hz 时 ， 人眼不能感觉其变化 ， 所以每位显示的间隔不能超过 20ms，也就是说要在 20ms 之内分时的点亮所有 LED， LED 越多所分的时间越短 ， 亮度就会不足。 如果增加点亮时间 ， 又会使扫描频率下降 ， 有闪烁感容易造成人眼的彼劳。 本设计采用 共阴极 动态显示驱动。 因为 CPLD 的 I/O 驱动能力比较强，所以可以直接驱动数码管，但为了 保护 I/O 口在一个回路之中串接 100 欧姆的限流电阻。 为了灵活使用 I/O 口，采用了插针方式，硬件上并没有直接连接上去。 显示模块如图 35 所示。 图 35 显示模块 基于 CPLD\FPGA 的数字频率计系统的设计 第 14 页 共 40 页 下载接口电路设计 MAX II 系列的 CPLD 芯片 支持 JTAG 边界扫描测试，设计人员可以通过下载电缆把程序下载到器件运行。 每个 I/O 口都可以自己配置。 如果设计中不需要JTAG 接口，则 JTAG 引脚可作 I/O 引脚来使用，下载电路经过计算机并口到 JTAG扫描口的转换电路实现程序的下载。 并行下载电缆如图 36 所示。 图 36 计算机与 PCB 的下载连接示意图 需要注意的是， JTAG 电路的电源需要由下载的 PCB 板来提供。 并口与 JTAG的对应关系如表 31。 下载的 ByteBlaster 管脚的定义如表 32。 并口 JTAG EPM240 2 TCK 24 3 TMS 22 8 TDI 23 11 TDO 25 13 NC NC 15 GND NC 18~25 GND NC 表 31 计算机与 EPM240 的端口连接表 基于 CPLD\FPGA 的数字频率计系统的设计 第 15 页 共 40 页 接口 JTAG 相关描述 1 TCK 时钟信号 10 GND 信号地 3 TDO 数据输出 4 VCC 电源 5 TMS JTAG 状态控制 8 NC 无连接 9 TDI 数据输入 表 32 并口与 JTAG下载线缆端口的对应表 拓 展电路的设计 基于 EPM240T100 可编程逻辑器件的数字频率计系统，还 为大 家提供了一个硬件学习的平台。 由于 CPLD 支持反复编程、在线编程 ， 只要下载不同的设计程序，就能完成相应功能的数字系统功能，能真正的实现硬件设计软件化。 因此，在完成频率计设计 的同时 ， 考虑到其通用性，我们还做了 其它的拓展设计，例如字符显示、 按键控制、 数模 、 模数转换实验等等。 下面将 介绍其中 的部分扩展电路。 ADC0804 接口电路设计 从模拟信号到数字信号的转换称为模数转换，简称 A/D(Analog to Digital)转换，与此同时，把实现 A/D 转换的电路称为 A/D 转换器，简称 ADC（ Analog to Digital Converter）。 在 A/D 转换中，因为输入的模拟信号在时间上是连续的，而输出的数字信号是离散量，所以进行转换时只能按一定的时间间隔对输入的模拟信号进行采样，然后再把这些采样值转换为输出的数字量。 通常 A/D 转换需要经过采样、保持、量化和编码四个步骤。 图 37 是 ADC0804 的外围电路设计。 基于 CPLD\FPGA 的数字频率计系统的设计 第 16 页 共 40 页 图 37 ADC0804 外围电路 ADC0804 是比较常用的 AD 转换芯片，外围电路也不是很复杂。 转换控制有 CPLD 提供的时序控制，转换之后的数据通过 ADC0~ADC7 的 I/O 口上。 由于 ADC0804 输出电平为 5V TTL 电平， MAX II 系列提供 I/O 设计是 ，但是它可以通过串接一个电阻来平衡电平，所以，不需要电压转换芯片，为系统设计节约了成本。 DAC0832 接口电路设计 从数字信号到模拟信号的转换称为数模转换，简称 D/A（ Digital to Analog）转换，而把实现 D/A 转换的电路称为 D/A 转换器，简称 DAC（ Digital to Analog Converter）转换。 DAC0832 是比较常用的 DA 转换器，时序控制要比 AD 转换器容易很多。 这个电路控制只要使能脚 CS 置低，提供上写 上写时钟，按照时钟写数据就可以输入相应的电流。 DAC0832 为电流输出型，使用得时候要注意它的带负载能力。 图 37 为其外围电路。 基于 CPLD\FPGA 的数字频率计系统的设计 第 17 页 共 40 页 图 38 DAC0832 外围电路 当 ILE为高电平，片选信号 /CS 和写信号 /WR1为低电平时，输入寄存器控制信号为 1， 这种情况下，输入寄存器的输出随输入而变化。 此后，当 /WR1由低电平变高时，控制信号成为低电平，此时，数据被锁存到输入寄存器中，这样输入寄存器的输出端不再随外部数据 DB的变化而变化。 对第二级锁存来说，传送控制信号 /XFER 和写信号 /WR2同时为低电平时，二级锁存控制信号为高电平， 8位的 DAC寄存器的输出随输入而变化，此后，当 /WR2由低电平变高时，控制信号变为低电平，于是将输入寄存器的信息锁存到 DAC寄存器中。 基于 CPLD\FPGA 的数字频率计系统的设计 第 18 页 共 40 页 第四章 数字频率计 系统软件设计 系统软件设计 概述 随着数字集成技 术和计算机技术的迅速发展，数字系统设计的理论和方法也在不断地发展和变化。 数字系统的实现方法经历了由分立元件、小规模集成电路（ SSI）、中规模集成电路（ MSI）到大规模集成电路（ LSI）、超大规模集成电路（ VLSI）的过程。 而从系统总体出发来描述和设计的方法有多种，常用的有自顶向下 法和自底向上法。 自顶向下法是一种从抽象定义到具体的实现，从高层次到低层次逐步求精的分层次、分模块的设计方法。 首先根据系统的总体功能要求，进行系统级设计；然后按照一定的的标准将整个系统划分成若干个子系统；接着将各个子系统划分为若干功 能模块，针对各模块进行逻辑电路设计。 自底向上法是根据系统功能要求，从具体的器件、逻辑部件或者相似系统开始任借设计者熟练的技巧和丰富的经验通过寻其进行相互连接、修改和扩大，构成所要求的系统。 该方法是从底层设计开始的，设计者无论是取现成模块还是自行设计电路，其设计成本和开发周期都优于自顶向下法；但由于设计是从低级别开始，因此不能保证整体设计的最佳性。 经对比考虑，本设计采用了自顶向下的分层设计方法。 Quartus II 简介 Quartus II 是 Altera 公司的综合性 PLD 开发软件，支持原理 图、 VHDL、VerilogHDL 以及 AHDL（ Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整 PLD 设计流程。 Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl 脚本完成设计流程外，提供了完善的用户图形界面设计方式。 具有运行速度快，界面统一，功能集中，易学易用等特点。 Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模块库，使用 户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。 对第三方 EDA 工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三放 EDA 工具。 基于 CPLD\FPGA 的数字频率计系统的设计 第 19 页 共 40 页 此外， Quartus II 通过和 DSP Builder 工具与 Matlab/Simulink 相结合，可以方便地实现各种 DSP 应用系统；支持 Altera 的片上可编程系统（ SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。 Maxplus II 作为 Altera 的上一代 PLD设计软件，由于其出色的易用性而得到了广泛的应用。 目前 Altera 已经停止了对 Maxplus II 的更新支持，Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面的改变。 Altera 在 Quartus II 中包含了许多诸如 SignalTap II、 Chip Editor 和RTL Viewer 的设计辅助工具，集成了 SOPC 和 HardCopy 设计流程，并且继承了 Maxplus II 友好的图形界面及简便的使用方法。 Altera Quartus II 作为一种可编程逻辑的设计环境 , 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的 欢迎。 Altera 的 Quartus II 可编程逻辑软件属于第四代 PLD开发平台。 该平台支持一个工作组环境下的设计要求，其中包括支持基于 Inter 的协作设计。 Quartus 平台与 Cadence、 ExemplarLogic、 MentorGraphics、 Synopsys和 Synplicity 等 EDA 供应商的开发工具相兼容。 改进了软件的 LogicLock模块设计功能，增添了 FastFit 编 译选项，推进了网络编辑性能，而且提升了调试能力 ， 支持 MAX7000/MAX3000 等乘积项器件。 Quartus II 的设计流程 Altera公司的 Quartus II设计软件提供完整的多平台设计环境，能够直接满足特定设计需要，为可编程芯片系统提供全面的设计环境。 QuartusII软件含有FPGA和 CPLD设计所有阶段的解决方案。 有关 Quartus II设计流程的图示说明， 可参见 图 41。 基于 CPLD\FPGA 的数字频率计系统的设计 第 20 页 共 40 页 编程和配置（P r o g r a m m i n g amp。 C o n f i g u r a t i o n ） 功耗分析（P o w e r A n a l y s i s ）调试（D e b u g g i n g ）工程更改管（E n g i n e e r i n g C h a n g eM a n a g e m e n t ）时序逼近（T i m i n g C l o s u r e ）仿真（S i m u l a t i o n ）时序分析（T i m i n g A n a l y s i s ）布局布线（P l a c e amp。 R o u t e ）设计输入（D e s i g n E n t r y ）综合（S y n t h e s i s ） 图 41 Quartus II 设计流程图 Quartus II支持多种设计输入方法 ,即允许用户使用多种方法描述设计 ,设计输入方式有 :文本编辑器（ Text Editor）、 模块和符号编辑器（ Block amp。 Symbol Editor） 、 MegaWizard插件管理器。 (1). 创建新工程 Quartus II 有工程的概念 ,所谓工程就是当前设计的描述、设置、数据以及输出的集合 Quartus II 会将这些存储在不同类型的文件中并置于同一个文件夹下 .所以在设计之前 ,必需创建工程。 打开 Quartus II 软件 ,在主界面中执行File→ New Project Wizard...命令 ,该框最上的一栏是工程的存放路径 ； 第二栏作为当前工程的名字 ,工程名可以使用任何名字 ,最好使用和顶层设计相同的名字 ； 第三栏是顶层设 计名 ,该名字必须与顶层文件名字相同 ，如图 42 所示。 基于 CPLD\FPGA 的数字频率计系统的设计 第 21 页 共 40 页 图 42 (2).建立文本编辑文件 在创建好一个设计工程后 ,执行菜单 Flie→ New...菜单命令打开新建对话框 ,选中 Device Design File 选项中的 VHDL File 后点击【 OK】按钮新建一个空白的 VHDL 文档。 Quartus II 会自动将其命名为 ,这时执行 File→ Save 命令或者使用 Ctrl+S 快捷键将其保存。 工程文件的创建和源文件的输入完成之后 ,即可用 Quartus II 编译器对设计进行编译。 选择菜单命令 Assignments→ Device...,弹出所示的。