【论文】基于fpga的等精度频率计的设计

【论文】基于fpga的等精度频率计的设计内容摘要：

逻辑连接关系的编程技术有三种 :基于反熔丝技 术的器件只允许对器件编程一次，编程后不能修改。 其优点是集成度、工作频率和可靠性都很高，适用于电磁辐射干扰较强的恶劣环境。 基于 EEPROM 内存技术的可编程逻辑芯片能够重复编程 100 次以上，系统掉电后编程信息也不会丢失。 编程方法分为在编程器兰州交通大学毕业设计（论文） 5 上编程和用下载电缆编程。 用下载电缆编程的器件，只要先将器件装焊在印刷电路板上，通过 PC, SUN 工作站、 ATE(自动测试仪 )或嵌入式微处理器系统，就能产生编程所用的标准 5V, 逻辑电平信号，也称为 ISP ( In System Programmable)方式 编程，其调试和维修也很方便。 基于 SRAM 技术的器件编程数据存储于器件的 RAM 区中，使之具有用户设计的功能。 在系统不加电时，编程数据存储在 EPROM、硬盘、或软盘中。 系统加电时将这些编程数据实时写入可编程器件，从而实现板级或系统级的动态配置。 用 FPGA/CPLD 进行开发的优缺点 我们认为，基于 EDA 技术的 FPGA/CPLD 器件的开发应用可以从根本上解 决 MCU所遇到的问题。 与 MCU相比， FPGA/CPLD 的优势是多方面的和根本 性的 : (1).编程方式简便、先进。 FPGA/CPLD 产品越来越多地采 用了先进的 边界扫描测试 (BST)技术 (由联合测试行动小组， JTAG 开发 )和 ISP(在系统配置编程方式 )。 在 +5 V工作电平下可随时对正在工作的系统上的 FPGA/CPLD 进行全部或部分地在系统编程，并可进行所谓菊花链式多芯片串 行编程，对于 SRAM 结构的 FPGA，其下载编程次数几乎没有限制 (如 Altera 公司的 FLEXIOK 系列 )。 这种编程方式可轻易地实现红外编程、超声编程或无 线编程，或通过电话线远程在线编程。 这些功能在工控、智能仪器仪表、通讯 和军事上有特殊用途。 (2).高速。 FPGA/CPLD 的时钟延迟可达纳秒级，结合其并行工作方式，在 超高速应用领域和实时测控方面有非常广阔的应用前景。 (3).高可靠性。 在高可靠应用领域， MCU的缺憾为 FPGA/CPLD 的应用留 下了很大的用武之地。 除了不存在 MCU 所特有的复位不可靠与 PC 可能跑飞 等固有缺陷外，FPGA/CPLD 的高可靠性还表现在几乎可将整个系统下载于同 一芯片中，从而大大缩小了体积，易于管理和屏蔽。 (4).开发工具和设计语言标准化，开发周期短。 由于 FPGA/CPLD 的集成规 模非常大，集成度可达数百万门。 因此， FPGA/ CPLD 的设计开发必须利用功 能强大的 EDA工具，通过符合国际标准的硬件描述语言 (如 VHDL 或 VerilogHDL)来进行电子系统设计和产品开发。 由于开发工具的通用性、设计语言 的标准化以及设计过程几乎与所用的FPGA/ CPLD 器件的硬件结构没有关 系，所以设计成功的各类逻辑功能块软件有很好的兼容性和可移植性，它几乎 可用于任何型号的 FPGA/ CPLD 中，由此还可以 以 知识产权的方式得到确认，并 被注册成为所谓的 IP 芯核，从而使得片上系统的产品设计效率大幅度提高。 由 于相应的 EDA 软件功能 完善而强大，仿真方式便捷而实时，开发过程形兰州交通大学毕业设计（论文） 6 象而 直观，兼之硬件因素涉及甚少，因此可以在很短时间内完成十分复杂的系统设 计，这正是产品快速进入市场的最宝贵的特征。 美国 TI 公司认为，一个 ASIC 80 %的功能可用 IP 芯核等现成逻辑合成。 EDA 专家预言，未来的大系统的 FPGA/ CPLD 设计仅仅是各类再应用逻辑与 IP 芯核的拼装，其设计周期最少仅数分钟。 (5).功能强大，应用广阔。 目前， FPGA/ CPLD 可供选择范围很大，可根 据不同的应用选用不同容量的芯片。 利用它们可实现几乎任何形式的数字电路 或数字系 统的设计。 随着这类器件的广泛应用和成本的大幅度下降， FPGA/ CPLD 在系统中的直接应用率正直逼 ASIC 的开发。 同时， FPGA/CPLD 设计方法也有其局限性。 这主要体现在以下几点 : (1).FPGA/CPLD 设计软件一般需要对电路进行逻辑综合优化 (Logic Synthesis amp。 Optimization)，以得到易于实现的结果，因此，最终设计和原始设计之间在逻辑实现和时延方面具有一定的差异。 从而使传统设计方法中经常采 用的一些电路形式 (特别是一些异步时序电路 )在 FPGA/CPLD 设计方法中并不适用。 这就要求设计人员更加了解FPGA/CPLD 设计软件的特点，才能得到优化的设计。 (2).FPGA 一般采用查找表 (LUT)结构 (Xilinx), ANDOR 结构 (Altera)或多路 选择器结构 (Actel)，这些结构的优点是可编程性，缺点是时延过大，造成原 始设计中同步信号之间发生时序偏移。 同时，如果电路较大，需要经过划分才 能实现，由于引出端的延迟时间，更加大了延迟时间和时序偏移。 时延问题是 ASIC 设计当中常见的问题 ， 要精确地控制电路的时延是非常困难的，特别是 在像 FPGA/CPLD 这样的可编程逻辑 当中。 (3).FPGA/CPLD 的容量和 I/O 数目都是有限的，因此，一个较大的电路必 须经过逻辑划分 ((Logic Partition)才能用多个 FPGA/CPLD 芯片实现，划分算法 的优劣直接影响设计的性能。 (4).由于目标系统的 PCB 板的修改代价很高，用户一般希望能够在固定引出端分配的前提下对电路进行修改。 但在芯片利用率提高，或者芯片 I/O 引出端很多的情况下，微小的修改往往会降低芯片的布通率。 (5).早期的 FPGA 芯片不能实现内存、模拟电路等一些特殊形式的电路。 最新的一些 FPGA 产品集成了通用的 RAM 结构。 但这种结构要么利用率不 高，要么不完全符合设计者的需要。 这种矛盾来自于 FPGA 本身的结构局限性， 短期内很难得到很好的解决。 (6).尽管 FPGA 实现了 ASIC 设计的硬件仿真，但是由于 FPGA 和门阵列、 标准单元等传统 ASIC 形式的延时特性不尽相同，在将 FPGA 设计转向其它 ASIC 设计时，仍兰州交通大学毕业设计（论文） 7 然存在由于延时不匹配造成设计失败的可能性。 针对这个问 题，国际上出现了用 FPGA数组对 ASIC 进行硬件仿真的系统 (如 Quickturn 公司的硬件仿真系统 )。 这种专用的硬件仿真系统利用软硬件结合的方法，用 FPGA 数组实现了 ASIC 快速原型，接入系统进行测试。 该系统可以接受指定 的测试点，在 FPGA 数组中可以直接观测 (就像软件模拟中一样 )，所以大大 提高了仿真的准确性和效率。 硬件描述语言 (HDL) 硬件描述语言 (HDL)是相对于一般的计算机软件语言如 C , Pascal 而言的。 HDL 是用于设计硬件电子系统的计算机语言，它描述电子系统的逻辑功能、电 路结构和连接方式。 设计者可以利用 HDL 程序来描述所希望的电路系统，规 定其结构特征和电路的行为方式。 然后利用综合器和适配器将此程序变成能控 制 FPGA 和 CPLD 内部结构、并实现相应逻辑功能的门级或更底层的结构网表 文件和下载文件。 硬件描述语言具有以下几个优点 :，方法灵 活，支持广泛。 ，降低了硬件电路的设计难度。 ，在系统设计早期就可发现并排除存在的问题。 计与工艺技术无关。 ，规范，易与共享和复用。 就 FPGA/CPLD开 发来说， VHDL 语言是最常用和流行的硬件描述语言之一。 本次设计选用的就 是VHDL 语言，下面将主要对 VHDL 语言进行介绍。 语 言简介 VHDL 是超高速集成电路硬件描述语言的英文字头缩写简称，其英文全名是VeryHigh Speed Integrated Circuit Hardware Description Language。 它是在 70 ~ 80 年代中由美国国防部资助的 VHSIC(超高速集成电路 )项目开发的产品，诞生于 1982 年。 1987年底， VHDL 被 IEEE(The Institute of Electrical and Electronics Engineers)确认为标准硬件描述语言。 自 IEEE 公布了 VHDL 的标准版 本 ((IEEE std 10761987 标准 )之后，各 EDA公司相继推出了自己的 VHDL 设计环境。 此后， VHDL 在电子设计领域受到了广泛的接受，并逐步取代了原有的非标准 HDL。 1993 年， IEEE 对 VHDL 进行了修订，从更高的抽象层次和系统描述能力上扩展 VHDL 的内容，公布了新版本的 VHDL，即ANSI/IEEE std 10761993 版本。 1996 年 IEEE 成为 VHDL 综合标准。 VHDL 主要用于描述数字系统的结构 、 行为、功能和接口，非常适用于可编程逻辑芯片的应用设计。 与其它的 HDL 相 比， VHDL 具有更强的行为描述能力，从而决定了它成为系统设计领域最佳的硬件描述语言。 强大的行为描述能力是避开具体的器件结兰州交通大学毕业设计（论文） 8 构，从逻辑行为上描述和设计大规模电子系统的重要保证。 就目前流行的 EDA 工具和VHDL 综合器而言，将基于抽象的行为描述风格的 VHDL 程序综合成为具体的 FPGA和 CPLD 等目标器件的网表 文件 己不成问题。 VHDL 语言在硬件设计领域的作用将与 C和 C++在软件设计领域的作用一样，在大规模数字系统的设计中，它将逐步取代如逻辑状态表和逻辑电路图等级别较低的繁琐的硬件描述方法，而成为主要的硬件描述工具，它 将成为数字系统设计领域中所有技术人员必须掌握的一种语言。 VHDL 和可编程逻辑器件的结合作为一种强有力的设计方式，将为设计者的产品上市带来创纪录的速度。 利用 VHDL语言开发的优点 VHDL 语言与其它 HDL 语言相比有一些自己的特色，下面作一简要说明。 (1)设计功能强、方法灵活、支持广泛。 VDHL 语言可以支持自上而下 ( Top_Down)的设计方法，它具有功能强大的语言结构，可用简洁明确的代码 描述来进行复杂控制逻辑的设计，可以支持同步电路、异步电路、以及其它随 机电路的设计。 其范围之广是其它 HDL 语言所不能比拟的。 此外， VHDL 语言 可以自定义数据类型，这也给编程人员带来了较大的自由和方便。 (2)系统硬件描述能力强。 VHDL 语言具有多层次的设计描述功能，可以从 系统的数学模型直到门级电路，支持设计库和可重复使用的组件生成，它支持 阶层设计且提供模块设计的创建。 VHDL 语言能进行系统级的硬件描述是它的 一个最突出的优点。 (3)可以进行与工艺无关编程。 VHDL 语言设计系统硬件时，没有嵌入描述 与工艺相关的信息，不会因为工艺变化而使描述过时。 与工艺技术有关的参数可 通过 VHDL 提供的类属加以描述， 工艺改变时，只需修改相应程序中的类属参数即可。 (4)VHDL 语言标准、规范，易于共享和复用。 VHDL 既是 IEEE 承认的标 准，故VHDL 的设计描述可以被不同的 EDA 设计工具所支持。 从一个仿真工 具移植到另一个仿真工具，从一个综合工具移植到另一个综合工具，从一个工 作平台移植到另一个工作平台去执行。 这意味着同一个 VHDL 设计描述可以在 不同的设计项目中采用，方便了设计成果的设计和交流。 另外， VHDL 语言的 语法比较规范，从而其可读性比较好，给阅读和使用都带来了极大的好处。 (5)方便 ASIC 移植。 VHDL 语 言的效率之一，就是如果你的设计是被综合 到一个 CPLD 或 FPGA 的话，则可以使你设计的产品以最快速度上市。 当产品 的产量达到相当的数量时，采用 VHDL 进行的设计可以很容易转成用专用集成 电路 (ASIC)来实现，仅仅需要更换不同的库重新进行综合。 由于 VHDL 是一 个成熟的定义型语言，可以确保 ASIC兰州交通大学毕业设计（论文） 9 厂商交付优良质量的器件产品。 此外， 由于工艺技术的进步，需要采用更先进的工艺时，仍可以采用原来的 VHDL 代 码。 QuartusII 概述 QuartusII 是 Altera 提供的 FPGA/CPLD 开 发集成环境， Altera 是世界上最大的可编程逻辑器件供应商之一。 QuartusII 在 21 世纪初推出，是 Altera 前一代 FPGA/CPLD 集成开发环境 MAX+PLUSII 的更新换代产品，其界面友好，使用便捷。 它提供了一种与结构无关的设计环境，使设计者能方便地进行设计输入、快速处理和器件编程。 Altera 的 QuartusII 提供了完整的多平台设计环境，能满足各种特定设计的需要，也是单芯片可编程系统（ SOPC）设计的综合性环境和 SOPC 开发的基本设计工具，并为Altera DSP 开发包进行系统模型设计提供了集 成组合环境。 QuartusII 设计工具完全支持VHDL、 Verilog 的设计流程，其内部嵌有 VHDL、 Verilog 逻辑综合器。 QuartusII 也可利用第三方的综合工具。 同样， QuartusII 具备仿真功能，同时也支持第三方的仿真工具，如 ModelSim。 此外， QuartusII 与 MATLAB 和 DSP Bui。