大学毕业设计-基于vhdl的卷积码编码器的设计

大学毕业设计-基于vhdl的卷积码编码器的设计内容摘要：

科技中。 孙林 基于 VHDL 的卷积码编码器的设计 第 7 页 共 15 页 7 2 VHDL 语言概述 什么是 VHDL 语言 VHDL 的英文全名是 VeryHighSpeed Integrated Circuit HardwareDescription Language,诞生于 1982 年。 1987 年底， VHDL 被 IEEE 和美国国防部确认为标准硬件描 述语言。 自 IEEE 公布了 VHDL 的标准版本， IEEE1076（简称 87 版 )之后，各 EDA 公司相继推出了自己的 VHDL 设计环境，或宣布自己的设计工具可以和 VHDL 接口。 此后 VHDL 在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。 1993 年， IEEE 对 VHDL 进行了修订，从更高的抽象层次和系统描述能力上扩展 VHDL 的内容，公布了新版本的 VHDL，即IEEE 标准的 10761993 版本，（简称 93 版）。 现在， VHDL 和 Verilog 作为 IEEE的工业标准硬件描述语言，又得到众多 EDA 公 司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。 有专家认为，在新的世纪中， VHDL 于 Verilog语言将承担起大部分的数字系统设计任务。 VHDL 语言的特点 VHDL 主要用于描述数字系统的结构，行为，功能和接口。 除了含有许多具有硬件特征的语句外， VHDL 的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。 VHDL 的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分 ,及端口 )和内部（或称不可视部分），既涉及实体的内部功能和算法完 成部分。 在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。 这种将设计实体分成内外部分的概念是 VHDL 系统设计的基本点。 应用 VHDL 进行工程设计的优点是多方面的。 孙林 基于 VHDL 的卷积码编码器的设计 第 8 页 共 15 页 8 应用 VHDL 进行工程设计的优点 （ 1）与其他的硬件描述语言相比， VHDL 具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。 强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。 （ 2） VHDL 丰富的仿真语句和库函数，使得在任何大系统 的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。 （ 3） VHDL 语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。 符合市场需求的大规模系统高效， 高速的完成必须有多人甚至多个代发组共同并行工作才能实现。 （ 4）对于用 VHDL 完成的一个确定的设计，可以利用 EDA 工具进行逻辑综合和优化，并自动的把 VHDL 描述设计转变成门级网表。 （ 5） VHDL 对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独 立的设计。 3 基 卷积码的概述 卷积码的状态图 将编码器寄存器中的内容组合（ x（ n1）、 x（ n2））定义为编码器状态。 以所举的例子 (2， 1， 2)为例，则该编码器的状态有四种： 00， 10， 01 和 11，下面分别用 a， b， c， d来代替。 编码器在每一个 时钟 沿打入一个输入信息 x（ n），因此图示寄存器组合内容就变为（ x（ n）， x（ n1））即状态发生了转移，并同时输出 G0（ n）、 G1（ n）。 由此我们可以将图所示编码过程用 右 图所示的状态图表示。 孙林 基于 VHDL 的卷积码编码器的设计 第 9 页 共 15 页 9 卷积码的 编码的基本原理 卷积码的编码器是由一个有 k 个输入端、 n 个输出端、 m 节移位寄存器所构成的有限状态的有记忆系统，通常称它为时序网络。 描述这类时序网络的方法很多，大致可分为两大类型：解析表示法与图形表示法。 解析法又可分为离散卷积法、生成矩阵法、码多项式法等；描述卷积码编译码的过程，可以用不同的描述方法，如矩阵法、码树法、状态图法和篱状图法等。 采用何种方法描述卷积码的编码器，与其译码方法有很大关系。 例如，在代数译码时，用矩阵法对译码原理的叙述和理解较方便。 而借助树码和网格图能更为清晰地分析和了解概率译码的过程和码的 性能。 类似 (n,k)线性分组码，卷积码也用生成矩阵和监督矩阵来描述。 卷。