全数字锁相环的研究与设计毕业设计

全数字锁相环的研究与设计毕业设计内容摘要：

器构成（模数 K可预置）；数控振荡器由加 /减脉冲控制器和除 N 计数器构成。 可逆计数器和加 /减脉冲控制器的时钟频率分别为 Mf0和 2Nf0。 这里 f0 是环路的中心频率，一般情况下 M 和 N 为 2 的整数幂。 时钟 2Nf0 经除 H（ = M/2N）计数器得到。 结合模拟和数字锁相的理论分析 , 可以得到全数字锁相环的相位和相差传递函数。 图 3 为全数字锁相环的数学模型。 9 图 3 全数字锁相环的数学模型 鉴相器可以看做增益为 Kd的模块，输出占空比因子δ k 作为 K变模计数器的输入 DN/ UP , 控制“ UPCOUNTER” 和 “ DOWNCOUNTER” 的动作。 对于异或门鉴相器 , 相差等于 π /2 时 , δ k = 1 , 相差等 于 π /2 时 ,δ k=1。 因此对于异或门鉴 相器增益 Kd = 2/ π , 同理可得边沿控制鉴相器增益 Kd=1/π。 K 变模计数器产生 CARRY 信号的频率为 (f0 为环路的中心频率 ): 相应的角频率为 : 相位是角频率对时间的积分 : 对于 K 变模计数器 , 其输入输出信号分别为δ K 和θ carry , 对应的 Laplace 变换为δ K(s)和θ carry(s), 所以 K 变模计数器的相位传递函数为 : 对于脉冲加减电路 , 由于每个 CARRY 脉冲使其输出 IDOUT 增加 1/ 2 个周期 , 可以将他看作增益为 1/ 2 的模块。 除 N 计数器可以看作增益为 1/N 的模块。 系统的相位传递函数 H(s)表示为 : 其中 ： 10 系统的相差传递函数为 : 显而易见 , 该 ADPLL 为一阶系统 , 时间常数为 : 为了获得最小波纹 , 对于异或门 (XOR)鉴相器和边沿控制鉴相器 (ECPD), K 模值分别取为 M/4 和 M/2 , 相应的时间常数分别为 :τ (EXOR) = (N/ 8)T0 , τ (ECPD) =(N/2)T0 , 其中 T0 =1/ f 0。 由此可见 ,N 越小 , ADPLL 的稳定时间越短。 [4] 鉴相器 鉴相器将输入信号与位同步输入脉冲相异或，比较它们之间的相位差，并输出相位误差信号作为可逆计 数器的计数方向的控制信号。 当环路锁定时，这个控制信号为占空比是 50%的方波。 变模可逆计数器 （模数 K可预置） K变模可逆计数器消除了鉴相器输出的误差信号中的高频部分，使得整个环路更加的稳定。 可逆计数器的主要作用是根据鉴相器的相位误差信号作为方向脉冲，从而输出加减脉冲信号。 当相位误差信号为低电平时，计数器则进行加法运算，若加法运算的结果达到了预设的模值，那么可逆计数器将输出一个进位脉冲信号；当相位误差信号为高电平时，可逆计数器进行减法运算，若减法运算的结果为 0，那么计数器将输出一 个借位脉冲信号。 加 /减脉冲控制器 加减脉冲控制器是根据可逆计数器输出的进位、借位脉冲来不断地对本地时钟进行调整。 当有进位脉冲时，脉冲加减电路就在本地时钟加入一个周期的时钟信号；当输入借位脉冲时，脉冲加减电路就会在本地时钟上扣除一个周期的时钟信号。 这样往复不断地对本地时钟进行调整，最终达到准确确定出输入信号时钟的目的，从而实现位同步。 除 H 计数器 除 H 计数器是将时钟频率进行分频后的频率作为数控振荡器的时钟频率，其实，为了使电路简单，可变模 K 计数器（数字环路滤波器）和数控振荡器的时 钟驱动信号可由同一振荡器产生，但为使可对数控振荡器的时钟频率具有可调性，增加其灵活性，可将同一振荡器产生时钟信号进行分频后再作为数控振荡器的时 11 钟频率，这就是除 H计数器的功用（ H是可变的）。 除 N 计数器 N分频器是将脉冲加减器输出的经过调整以后的时钟信号进行分频，以减小同步误差。 N 值越大得到的 同步误差越小。 3. 全数字锁相环模块的设计与仿真 鉴相器的设计 本次设计中鉴相器采用的是异或门鉴相器。 异或门鉴相器用于比较输入信号u1 与数控振荡器输出信号 u2 的相位差，其输出信号 ud 作为可逆计数器的计数方向控制信号，连接到变模可逆计数器的 ud端。 当 ud 为低电平时（ u1 和 u2 有同极性时），可逆计数器作 加 计数。 反之，当 ud 为高电平时，可逆计数器作 减 计数。 当环路锁定时， fi和 fo正交，鉴相器的输出信号 Ud 为 50 % 占空比的方波，此时定义相位误差为零，在这种情况下，可逆计数器“加”和“减”的周期是相同的，只要可逆计数器只对其时钟的 k 值足够大（ k M/ 4），其输出端就不会产生进位或借位脉冲，加 /减脉冲控制器只对其时钟 2Nfo 进行二分频，使 fi和 fo的相位 保持正交。 在环路未锁定的情况下，若 Ud = 0 即 u u2同极性时，它使可逆计数器向上加计数，并导致进位脉冲产生，进位脉冲作用到加 /减脉冲控制器的“加”控制端 R1， 该控制器便在二分频过程中加入半个时钟周期，即一个脉冲。 反之，若 Ud = 1 时，可逆计数器进行减计数，导致借位脉冲产生，并将借位脉冲作用到加 /减脉冲控制器的“减”输入端 R2，于是，该控制器便在二分频过程中减去半个时钟周期，即一个脉冲。 这个过程是连续发生的。 加 /减脉冲控制器的输出经过除 N计数后，使得本地估算信号 U2 的相位受到调整控制，最终达到 锁定的状态 [4]。 异或门数字鉴相器 VHDL程序代码如下： library ieee。 use。 entity jxq is port(u1,u2:in std_logic。 ud:out std_logic)。 end entity jxq。 architecture art of jxq is begin ud =u1 xor u2。 12 end architecture art。 异或门数字鉴相器模块如图 4所示： 图 4 异或门鉴相器 分析：数字鉴相器（ JXQ）输入端为 U1和 U2，其中 U1为需要进行锁相控制的输入信号， U2为经过最后一个环节除 N（ N在这里等于 8）计数器后的信号（即输出信号），异或门比较输入信号 U1相位和输出信号 U2相位之间的相位误差，即U1和 U2进行异或运算。 经过比较后，异或门输出误差信号 UD作为 JXQ的结果由UD端输出。 使用 MAX＋ plus II软件仿真， 异或门数字鉴相器的仿真波形如图 5所示： 图 5 鉴相器仿真波形 模块进行分别仿真时， u2需要自己赋值，在此 u1和 u2都赋以方波。 如上图 410所示， u1与 u2频率相同，而相位差为 90度，故 ud输出的信号频率恰好时输入信号的两倍，即 ud为占空比为 50%的方波。 数字环路滤波器的设计 数字环路滤波器是由变模可逆计数器构成的。 该计数器设计为一个 9 位可编程（可变模数）可逆计数器，计数范围是由外部置数 CBA控制。 假设系统工作无相位差，由锁相环原理知， u1 和 u2 的相位差 0 ，异或门鉴相器输出是一个对称的方波，因此可逆计数器在相同的时间间隔内进行加或减计数，只要 k 足够大，那么从零开始的计数就不会溢出或不够。 若 u1始落 u2，异或门输出不对称 ,那么计数器加计数时间比减计数时间长，其结果计数器随。