ask,fsk基于fpga,sopc上的设计与实现毕业设计

ask,fsk基于fpga,sopc上的设计与实现毕业设计内容摘要：

按键模块 I/O 配置芯片 用于将 接口模块以及音频模块的管脚复用。 如图 24 所示： 11 图 24 I/O单元结构图 VGA、 PS2 接口模块 如下图 25 所示该模块可完成 VGA 接口、 PS/2 接口相关设计： 图 25 VGA、 PS2接口模块 核心功能模块介绍 主板模块中其核心芯片采用 Altera 公司 cyclone 系列的 EP1C12Q240C8（ 12060个 LE）， flash 存储器为 AM29LV065DU（ 8M 8bit）， SRAM 为 CY7C1041CV33（ 256K16bit）， AS 配置芯片为 EPCS4（ 4M），串口用于 Nios 系统调试以及功能扩展，同时给出两个钟振作为时钟源。 数据地址总线采用高精度连接器与外部连接，以保证用户对 Nios 与 NiosII 核的二次开发需要。 整个平台中间的一列双排直插针是将实验平台与扩展板（ A/Damp。 D/A 模块）连接，用户也可自行设计开发模块与之连接。 12 扩展板介绍 该扩展板分为 A/D 模块和 D/A 模块： A/D 模块由一片 A/D 芯片构成，芯片型号为TLC5510，采样速率 20MHz，采样位数 8bit； D/A 模块由一块 8 位数据转换芯片 TLC7524构成。 实验注意事项 (1) 闲置不用 本 平台时， 请 关闭电源， 并 拔下电源插头。 (2) 实验平台 中 各种硬件设备的安装均应在微机和实验平台 都已 断电的情况下进行， 严禁带电操作。 (3) 电源的 开关 顺序是：先 插好 交流 电源 ，再开直流开关。 关闭 电源的顺序与此相反。 (4) 该平台 电路板上所有芯片出厂时都经过严格检查，因此在做实验时 请勿 乱拔插芯片。 特别是不 要用手触摸核心芯片 EP1C12Q240C8， 手上所带的 静电可能损坏贴片芯片。 (5) 安装 ADDA 扩展模块 时 应 注意 将扩展板的“ ”丝印一端对准主板丝印“ ”，双排插针与双排插座要一一对好后再插，若遇到阻力不要强行插入以免损坏器件，要检查是否一一对应好，是否错位 或插反 ，检查好后再插入插座。 (6) 拔出 ADDA 扩展模块前，应先断电。 注意轻轻向上拔出功能扩展模块，不要猛然拔下，否则会造成高速连接器的损坏。 (7) 插拔 计算机并口下载电缆线 前 ，要拔插壳，不要直接去拉电缆线， 以免 使连接在插壳内的线断掉，造成文 件无法下载。 插拔下载器也是同样。 (8) 如果要取下液晶屏，请先卸下螺钉，然后轻轻拔出液晶屏，同时保护液晶屏的插针不被损坏。 (9) 该面 板的使用和保存必须仔细谨慎，防止实验板非正常损坏。 (10) 如果由于操作不当或其它原因出现异常情况，如数码管显示不稳闪烁，芯片发烫等。 首先应立即断电，排除故障后方可继续使用。 切忌继续实验，以免造成严重的后果。 (11) 该设计 是针对主板系统的核心芯片 EP1C12Q240C8 来设计的， 在设计 中提供了原理图管脚分配情况，管脚分配好后必须 先 编译通过 方 可下载。 13 3 软件设计 Quartus II 的设计流程 Altera Quartus II设计软件提供完整的多平台设计环境，能够直接满足特定设计需要，为可编程芯片系统 (SOPC) 提供全面的设计环境。 Quartus II 软件含有 FPGA 和 CPLD设计所有阶段的解决方案。 有关 Quartus II设计流程的图示说明， 参 见图 31。 图 31 Quartus II设计流程 此外， Quartus II 软件为设计流程的每个阶段提供 Quartus II图形用户界面、EDA 工具界面以及命令行界面。 可以在整个流程中只使用这些界面中的一个，也可以在设计流程的不同阶段使用不同界面 [14]。 Quartus II 基于模块的设计流程 ， 在传统的自上而下的设计流程中，设计只有一个网表。 在自上而下的设计流程中，由于每个模块实现方式不同，它们在总体设计中可能具有不同的性能。 在自下而上基于模块的设计流程中，每个模块具有单独的网表。 这样，设计人员能够建立基于块的设计，每个模块可以单独优化，然后整合到顶层设计中。 可以在以下设计流程中使用基于模块的设计 : (1) 模块化设计 流程 : 在模块化设计流程中，将设计划分为对每个子模块进行例化的顶层设计。 可以单独开发每个模块，然后将其整合到顶层设计中。 布局可以设计输入 综合 布局布线 时序分析 仿真 编程和配置 功耗分析 调试 工程更改管理 时序逼近 14 由用户手动决定，也可以由 Quartus II 软件决定。 (2) 渐进式编译流程 : 在渐进式编译流程中，用户建立并优化系统，然后添加对原始系统性能影响较小或没有影响的后续模块。 (3) 团队设计流程 : 在团队设计流程中，用户将设计分割为单独的模块，然后在顶层设 计中对模块进行例化和连接。 其它团队成员单独开发底层模块，为每个模块建立单独的工程，并使用为顶层设计而开发的分配。 底层模块 完成后，将它们导入到顶层设计中，顶层设计将进行最终编译和验证 [15]。 在所有三个设计流程中，均可以通过将设计分割为功能块，保留所在开发层上的性能，将这些功能块按照电路物理结构或关键路径组织起来。 图 32显示了基于模块的基本设计流程。 图 32 基于模块的基本设计流程 可以使用 EDA 仿真工具或 Quartus II Simulator对设计进行功能与时序仿真。 Quartus II软件提供以下功能，用于在 EDA仿真工具中进行设计仿真 : NativeLink集成 EDA仿真工具 ； 生成输出网表文件 ； 功能与时 序仿真库 ； 生成测试激励模板和存储器初始化文件 ； 生成 Signal Activity Files (.saf)。 图 33 显示了使用 EDA 仿真工具和 Quartus II Simulator 的仿真流程。 15 图 33 仿真 使用 EDA 工具进行设计仿真 ， Quartus II软件的 EDA Netlist Writer模块生成用于功能或时序仿真的 VHDLOutput文件 (.vho)和 Verilog Output文件 (.vo)，以及使用 EDA仿真工具进行时序仿真时所需的 Standard Delay Format Output文件(.sdo)。 Quartus II软件生成 Standard Delay Format 版的 SDF 输出文件。 EDA Netlist Writer将仿真输出文件放在当前工程目录下的特定工具目录中。 此外， Quartus II 软件通过 NativeLink 功能为时序仿真和 EDA 仿真工具提供无缝集成。 NativeLink 功能允许 Quartus II 软件将信息传递给 EDA 仿真工具，并具有从 Quartus II 软件中启动 EDA 仿真工具的功能 [16]。 使用 Quartus II Simulator 进行仿真设计可以使用 Quartus II Simulator 在工程中仿真任何设计。 根据所需的信息类型，可以进行功能仿真以测试设计的逻辑功能，也可以进行时序仿真，在目标器件中测试设计的逻辑功能和最坏情况下的时序，或者采用 Fast Timing模型进行时序仿真，在最快的器件速率等级上仿真尽可能快的时序条件。 Quartus II 软件可以仿真整个设计，也可以仿真设计的任何部分。 可以指定工程中的任何设计实体为顶层设计实体，并仿真顶层实体及其所有附属设计实体。 16 通过使用 Settings 对话框 (Assignments 菜单 ) 或 Simulator Tool 窗口下的Simulator页面， 可以指定要执行的仿真类型，仿真所需的时间周期，向量激励源，以及其他仿真选项。 使用 DSP Builder 建立 DSP设计 ， DSP Builder在算法友好开发环境中建立 DSP设计的硬件表征，缩短了 DSP设计周期。 DSP Builder允许系统、算法和硬件设计人员共享公共开发平台。 DSP Builder是 Altera提供的可选软件包， 它也包含在 DSP开发套件中。 DSP Builder 采用 SignalTap II模块或环路硬件 (HIL)模块为系统级调试提供支持。 可以全部通过 MATLAB/Simulink界面实现设计综合、编译和下载，然后进行调试。 Simulink 模型的环路硬件模块采用物理 FPGA电路板对 Quartus II软件设计进行协同仿真，设计的一部分由该电路板实现。 通过建立和编译 Quartus II工程来定义 FPGA的组成和功能。 一个简单的 JTAG接口将 Simulink和 FPGA电路板连接在一起。 例化功能 ， 可以将现有的 MATLAB功能和 Simulink块与 Altera DSP Builder块和MegaCore功能组合在一起 ( 其中包括支持 OpenCore Plus硬件评估功能 )，将系统级设计和实现与 DSP算法开发相连。 要在设计中使用支持 OpenCore Plus功能的 MegaCore 功能，必须在运行 MATLAB/Simulink环境之前下载这些功能。 生成仿真文件 ， 在 Simulink软件中验证设计之后，可以使用 DSP Builder Signal Compiler模块生成在 EDA仿真工具中进行设计仿真的文件。 Signal Compiler模块将 DSP Builder Simulink模型转换为 VHDL或 Verilog模 型，生成 Verilog HDL或 VHDL测试激励文件，导入 Simulink输入激励。 可以在 ModelSim 软件中使用 Tcl脚本进行自动仿真，或在另一个 EDA仿真 具中使用 Verilog HDL或 VHDL 测试激励文件进行仿真。 生成 生成综合文件 ， DSP Builder提供两种综合和编译流程：自动和手动。 可以在 Quartus II、 Mentor Graphics LeonardoSpectrum 或 Synplicity Synplify软件中采用 DSP Builder Signal Compiler 模块生成的 Tcl脚本对设计进行综合。 如果 DSP Builder设计是顶层设计，可以使用自动或手动综合流程。 如果 DSP Builder设计不是顶层设计，必须使用手动综合流程。 可以使用自动流程在 MATLAB/Simulink 设计环境中控制整个综合和编译流程。 17 Signal Compiler 块可以建立 VHDL 设 计 文件 和 Tcl 脚本，在 Quartus II 、LeonardoSpectrum 或 Synplify 软件中进行综合，在 Quartus II软件中编译设计，还可以选择下载设计到 DSP 开 发板上。 可以在 Simulink 软件内指定用于设计的综合工具。 在手动流程中， Signal Compiler 模块生成 VHDL设计文件和 Tcl脚本，然后，在EDA 综合工具或 Quartus II 软件中进行手动综合， Quartus II 软件允许指定您自己的综合或编译设置。 生成输出文件时， SignalCompiler 模块将每个 Altera DSP Builder 块映射至 VHDL 库。 将 MegaCore 功能作为 blackbox处理 [17]。 数学模型构建 在此设计一个 FSK 模型，在调制方法上 选择直接调制法。 采用 DDS 方法来产生频率可控的正弦信号，利用数字基带信号控制 DDS 的频率字输入，实现 FSK 调制。 图 34 所示（ ），这是一个简化的 DDS 结构，由 8bit 累加器作为相位累加器，由二选一选择器来选择累加器的相位，相位是由数字基带信号控制的。 采用改变相位增量的方法来控制频率，可以产生相位连续的调制波形。 图 34 FSK调制模型 ASK 模型 如图 35 所示（ ），这是一个简化的 DDS 结构，首先通过 DDS 模型产生任一频率的载波，输出是由一个二选一的选择器来控制载波的有 无。 18 图 35 ASK调制模型 Simulink模型仿真 用 DSP Builder 模块设计好一个新的模型后，可以直接在 simulink 中进行算法级、系统级仿真验证。 对一个模型进行仿真，需要施加合适的激励、一定的仿真步进和仿真周期，添加合适的观察点和观察方式。 (1) 加入仿真步进模块。 首先加入一个 Step 模块，以模拟 SinCtrl 的按键使能操作。 在 Simulink 库管理器中，展开 simulink 库，选中 Sources 库，把 Sources库中的 Step 模块拖放到 sinout 模型窗口中（如 图 36）。 把 step 模块与 SinCtrl 输入端口相接。 注意，凡是来自 Altera DSP Builder 库以外的模块， SignalCompiler都不能将其变成硬件电路，即不会影响生成的 VHDL 程序，但在启动 Simulink 仿真后能影响后面产生的仿真激励文件。 Step 模块的情况正是如此。