fpga毕业设计论文

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4x 512x 256x8 等四中类型中的任意一种。 EAB中的 RAM输入与输出端口是分开的，这样就不需要三态门进行总线隔离，减少编程上的麻烦。 FLEX10K作为 Altera 的主流器件具有多种特性包括： ��. 为各种功能配备嵌入式阵列，如高效存储器和专用内存； ��. 大量通用逻辑阵列； ��. 高达 10000 到 250000 个典型门 ��. 内 置 RAM 可达 40960 位，每个 EAB 包含 2048 位，使用这些 RAM不需要减少任何逻辑容量； ��. 支持 MultiVolt I/O 界面； ��. 低功耗（多数型号在待机模式下的典型功耗少于 ）； ��. FLEX10K设备支持 标准； ��. 内置 JTAG（ Joint Test Action Group）边界扫描测试电路，兼容 IEEE 标准，使用这项功能不需要花费任何器件逻辑。 由于集成度可以高达 25 万门， FLEX10K 器件提供了高密度、快速并且可以集成整个系统（包含多个 32 位总线）等特性 都集成到单一器件中。 FLEX10K 器件是可再配置的，它可以在投入开发前进行 100%的测试，因此，设计者不需要制定测试向量来覆盖所有错误。 设计者也不需要辨别不同的 ASIC 设计方案， FLEX10K 器件可以在板上配置成所需要的专门的功能。 所有的 FLEX10K 器件都包含嵌入式阵列（ embedded array）和逻辑阵列（ logic array）。 嵌入式阵列用于实现存储功能或复杂的逻辑功能，如数字信号处理（ Digital Signal Processing,DSP）、微控制器（ microcontroller）和 数据转换等功能，逻辑阵列实现 ASIC 中门海的功能，它用于实现一般的逻辑功能，如计数器、加法器、状态机和数据选择器。 将门阵列与嵌入式阵列结合起来，就可以实现高性能、高密度的嵌入式门阵列，使设计者得以将整个系统集成在单一器件内。 [6] 第三章： VHDL 介绍 硬件描述语言概述 FPGA的设计方法主要有 4 种 画原理图输入； 用 VHDL或 Verilog HDL等硬件描述语言（ Hardware Description Language,HDL）来描述设计然后进行逻辑综合； 用图形化的描 述语言来描述设计； 混合使用各种方法。 每种方法都有自己的特点和应用场合，当中 HDL是最重要的现代硬件描述手段。 HDL 是用于设计硬件电子系统的计算机语言。 硬件描述语言是相对于一般计算机软件语言如 C、 BASIC 来说的， HDL 是设计者和 EDA 工具的界面， HDL 主要用于描述电子系统的逻辑功能、电路结构和连接方式，设计者通过 HDL 来描述所设计的电子系统的结构特征和行为方式。 由于采用计算机语言的形式， HDL 比电路原理图更容易编译并且可读性更强。 在越高级别的描述中， HDL 的重要性越大。 尽管原理图能更清楚地传达部分信 息，但通常它们没有语言描述那么容易理解。 并且 HDL 的文字描述比原理图中关于元件和导线位置的图形描述更容易被程序处理。 目前最具代表性且使用最频繁的美国国防部开发的 VHDL（ VeryHighSpeed Integrated Circuit HDL）和 Verilog 公司开发的 Verilog HDL。 现在 VHDL 和Verilog HDL 作为 IEEE 的工业标准硬件描述语言，得到了大多数 EDA 工具的支持。 [1][7] HDL 源于各公司开发的 EDA 工具，各家公司在开发 EDA 工具时也必须同时设计一种 HDL，但这些 HDL 大多数只成为企业标准，而无法成为国际标准。 上世纪80 年代初，美国国防部为了降低开发费用，避免重复设计，要求各承包商按照同样的设计语言进行甚高速集成电路的开发，于是 VHDL 工作组于 1981 年 6 月成立，于 1983 年由 Intermatrics、 IBM、 TI 三家公司组成开发小组。 1986 年 3 月IEEE 开始制定 VHDL 标准，经过 1 年的审查， 1987 年 12 月 IEEE 发布了第一个VHDL 标准版本 IEEE std 1076（简称 VHDL1987）。 VHDL1987 发布之后获得了广泛的支持，主流 EDA 软件相继宣布支持 VHDL， 1993 年 IEEE 又发布了新版本的 VHDL 标准 IEEE std 10761993（简称 VHDL1993）， VHDL1993 只增加了少量功能，并修改了少部分语法规则。 绝大部分基本语法语义的定义与 VHDL1987是一样的， 1997 年 IEEE 制定了包含模拟电路设计功能的 VHDL 扩充版本 IEEE std ，成为 VHDLAMS， AMS 的含义是模拟和混合信号（ Analog and Mixed Signal） ,1998 年 IEEE 制定了用于寄存器传输级（ RTL， Register Transmit Level）综合的 VHDL子集标准 IEEE std。 在 2020 年与 2020 年又有新版本的 VHDL标准，但这些后续版本仅对一些不常用的功能进行修改，基本的内容一直没有变化。 [8]本设计基于 VHDL1993。 的特点 与其他 HDL和软件编程语言相比 VHDL具有以下特点或优势： ��. 与具体器件无关，设计系统时只需要考虑其行为的实现，而不必与具体的器件关联，或者输入具体的硬件参数，这种与硬件关联度较小的特点使FPGA能较好的适应各种设计，并且有更普遍的应用。 ��. 强大的行为描述能力， 随着半导体工艺的进步和百万门级的 FPGA出现普及， FPGA 及 ASIC 的设计复杂性必然增加， VHDL 强大的行为描述能力使得它比其它 HDL更适合 VLSI、 SOC等规模较大的集成电路设计。 ��. VHDL 本身具有广泛的多领域的应用， VHDL 基本具备了所有硬件描述语言应有的特性，这就意味着设计者从原始的系统行为描述，同过逐步地分解综合等过程，直到最后生成 FPGA 厂商提供的适配器所能接受的编程文件的整个过程，都可以在 VHDL 的范畴之内完成， VHDL 所支持的电子系统设计级别包括系统级、行为算法级、寄存器传输级（ RTL）、逻 辑级和开关级。 ��. VHDL 把大部分设计工作推给计算机，这使得 VHDL 对计算机和VHDL 综合器有较高的要求，随着 EDA 工具和 VHDL 综合器的日益完善和计算机性能的大幅提高， VHDL 的这一特点使其与其他 HDL 相比具有更高的设计自动化程度，同时设计者可以根据综合的结构进行适当的修改，或者对综合器的参数进行必要的设定以达到理想的性能指标，这无疑使 VHDL成为一种优秀的 EDA解决方案。 ��. 科学的语言结构，可读性好，作为一种计算机语言， VHDL 既可以被计算机编译，也可以被人理解， VHDL 的源代码，既是程序，又是文档。 既成为学术交流中的载体，又可以作为合同签约者之间的文件。 ��. 支持大规模项目的层次化设计和已有设计的再利用，随着半导体工艺的不断发展和集成电路规模的扩张，一个大规模的设计项目已经很难由一个人完成，而必须由一个项目组甚至多个项目组协同完成， VHDL 中实体、类属、程序包和设计库的概念让层次化设计和以往设计的再利用变得十分方便，从而实现了多人多任务并行工作的方式，保证大规模的系统设计能被迅速完成。 ��. 标准化，可移植，作为 IEEE 的一种工业标准硬件描述语言， VHDL获得了众多 EDA 工具的支持，任何设计，只要它采用 VHDL，都可以在不同的设计平台间转移，这又进一步提高的 VHDL的通用性。 ��. VHDL 在提供与工艺无关的设计途径的同时，又具备在设计中加入工艺参数的特性，在工艺改变时，只需要修改相应的类属即可使同样的设计适应不同的工艺。 ��. 设计的各个阶段都能进行仿真和验证， VHDL 在制定之初就考虑到了电路的仿真和验证问题，在 EDA 工具中设计者可以在设计的每个阶段对设计的每个部分进行验证，检查逻辑和电路的正确性，从而减少错误发生的可能性和设计的反复修改。 降低了开发成本 的功能与应用 经过几十年的发展 VHDL 在众多 HDL中逐步脱颖而出成为电子系统设计的通用语言，同时它还不断拓展应用领域。 在 EDA 软件的编辑器中 VHDL 是电子系统设计语言，描述系统的结构和功能。 经过编译后又成为用于系统行为仿真的 VHDL 行为仿真文件，而经过 VHDL 综合器后的结果会生成 VHDL 网表文件，此文件可以直接交给厂商提供的适配器用于配置可编程逻辑器件或产生下载所需的配置文件。 VHDL 还可以用于层次化设计，将预先定义的 VHDL 描述的元件和程序包存入EDA软件的数据库中。 除了行为描述外， VHDL 也可以描述电路结构，包括门级描述、功能块描述和寄存器传输级描述，当然随着抽象级别的提高， VHDL 更能体现它的优势， SOC 的发展成熟也对 HDL 描述的范围提出了更广泛的要求，而在 VHDL 中允许对相同的描述建立不同抽象级别的元件模型。 随着电路规模的扩大电路的模拟验证正成为 FPGA 和 ASIC 设计的一大挑战，在模拟验证中 VHDL 可以提供数字系统元件的特性以及它们之间的相互连接和相互作用，甚至包括外部的输入信号和内部的信号观察点。 总之随着 EDA 工具的进一步成熟，除了主流的硬件描述语言之外， VHDL 已经成为电子设计领域学术交流、设计存档、程序模块的移植、 ASIC 源程序的交付、 IP核的应用等领域有了广泛的应用，显然， VHDL 已成为软硬件工程师们的共同语言。 的语法 一个完整的 VHDL程序包含以下部分： ��. 库（ Library）：存放已经编译的包集合、实体、结构体和配置等。 库的好处在于使设计者可共享已经编译过的设计结果。 ��. 包（ Package）：声明在实体中将用到的信号定义、常数定义、数据类型、元件语句、函数定义和过程定义等。 ��. 实体（ Entity）：定义电路的输入 /输出接口。 ��. 结构体（ Architecture）：描述电路内部的功能。 一个实体可以对应 多个结构体，但在同一时间，只有一个结构体被使用。 ��. 配置（ Configuration）：决定哪一个结构体被使用。 并非所有 VHDL 程序都具有以上 5 种语法结构。 理论上只有实体和结构体式必备的，而在实际应用中常要在实体之前调用程序包。 以下一个 2 分频电路是 VHDL程序的常用结构： library IEEE。 库、程序包调用 use。 entity FreDevider is 实体声明 port (clock:in std_logic。 clkout:out std_logic )。 end。 architecture behavior of FreDevider is结构体定义 signal clk:std_logic。 begin process(clock) begin if rising_edge(clock)then clk=not clk。 end if。 end process。 clkout=clk。 end。 程序中 标识后的字符为注释。 第四章： MAX+plusII软件介绍 MAX+plusII 概述 MAX+plusII是美国 Altera 公司的第三代 FPGA开发软件，其全称为 Multiple Array Matrix and Programmable Logic User Systems。 MAX+plusII可以在安装 Windows、Sun SPAC stations、 HP9000 Series 700/800 或 IBM RISC System/6000 的计算机上运行， MAX+plusII的功能强大而且使用方便。 使用 MAX+plusII，用户不需要了解可编程逻辑器件的内部结构，用户可以用自己熟悉的方法（原理图或 HDL）进行设计， MAX+plusII 会将用户的输入自动转换为最终形式，利用 MAX+plusII 可以高效灵活的 设计各类数字电路。 MAX+plusII 包含编辑、编译、仿真、综合和下载等功能。 用户可以在软件中完成从源代码输入到最终配置器件的整个过程， MAX+plusII 具有开放的界面，它支持的 HDL 有 VHDL、 Verilog HDL 和 Altera 自家的设计语言 AHDL，并且提供了与其他主流 EDA 软件工具的接口，除了软件自身集成的大量功能块和元件库外，设计人员可以自行添加自己的宏定义和程序包，从而达到缩短开发周期，减少工作量的目的， MAX+plusII 仅支持部分 VHDL 语句的综合，但由于其功能的高度集。