多功能数字钟课程设计说明书(编辑修改稿)

多功能数字钟课程设计说明书(编辑修改稿)内容摘要：

片的 Q3输出为 1HZ。 具体电路如图： 第 9 页 西华大学课程设计说明书 图 计数电路 计数器是一种计算输入脉冲的时序逻辑网络，被计数的输入信号就是时序网络的时钟脉冲，它不仅可以计数而且还可以用来完成其他特定的逻辑功能，如测量、定时控制、数字运算等等。 数字钟的计数电路是用两个六十进制计数电路和“ 12 翻 1”计数电路实现的。 数字钟的 计数电路的设计可以用反馈清零法。 当计数器正常计数时，反馈门不起作用，只有当进位脉冲到来时，反馈信号将计数电路清零，实现相应模的循环计数。 以六十进制为例，当计数器从 00， 01， 02， „„ ， 59 计数时，反馈门不起作用，只有当第 60 个秒脉冲到来时，反馈信号随即将计数电路清零，实现模为 60 的循环计数。 下面将分别介绍 60 进制计数器和“ 12 翻 1”小时计数器。 （一） 60 进制计数器 电路如图 所示 第 10 页 西华大学课程设计说明书 图 电路中， 74LS92 作为十位计数器，在电路中采用六进制计数； 74LS90 作为个位计 数器在电路中采用十进制计数。 当 74LS90 的 14 脚接振荡电路的输出脉冲 1Hz 时 74LS90 开始工作，它计时到 10时向十位计数器 74LS92 进位。 （二） “ 12 翻 1”小时计数器电路 （ 1） 电路如图 所 示 图 第 11 页 西华大学课程设计说明书 “ 12 翻 1”小时 计数器是按照“ 01— 02— 03— 04— 05— 06— 07— 08— 09— 10— 11— 12— 01”规律计数的，计数器的计数状态转换表如表 所示。 表 “ 12 翻 1”小时计时时序 十位 个位 十位 个位 CK Q10 Q03 Q02 Q01 Q00 CK Q10 Q03 Q02 Q01 Q00 0 1 2 3 4 5 6 7 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 8 9 10 11 12 13 0 0 0 1 1 1 0 1 0 0 0 1 0 0 1 1 0 1 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 1 （ 2）电路工作原理 由表可知：个位计数器由 4 位二进制同步可逆计数器 74LS191 构成，十位计数器由双 D触发器 74LS74 构成 ，将它们组成 “ 12 翻 1”小时计数器。 由表可知：计数器的状态要发生 两次跳跃：一是：计数器计到 9，即个位计数器的状态 为 03 02 01 00Q Q Q Q =1001 后，在下一计数脉冲的作用下计数器进入暂态 1010，利用暂态的两个 1 即 03 01使个位异步置 0，同时向十位计数器进位使 10Q =1；二是计数到 12 后，在第 13个计数脉冲作用下个位计数器的状态应为 03 02 01 00Q Q Q Q =0001，十位计数器的 10Q =0。 第二次跳跃的十位清 “ 0”和个位置“ 1”的输出端 10Q 、 01Q 、 00Q 来产生。 译码与显示电路 （一）电路如图 所示 第 12 页 西华大学课程设计说明书 图 （二）电路的工作原理 译码是编码的相反过程，译码器是将输入的二进制代码翻译成相应的输出信号以表示编码时所赋予原意的电路。 常用的集成译码器有二进制译码器、二— 十 制译码器和 BCD— 7 段译码器 、 显示模块用来显示计时模块输出的结 果。 （三）对电路中的主要元件及功能介绍 （ 1）译码器 74LS48 译码器是一个多输入、多输出的组合逻辑电路。 它的工作是把给定的代码进行“翻译”，变成相应的状态，使输出通道中相应的一路有信号输出。 译码器在数字系统中有广泛的用途，不仅用于代码的转换、终端的数字显示，还用于数字分配，存储器寻址和组合控制信号等。 译码器可以分为通用译码器和显示译码器两大类。 在电路中用的译码器是共阴极译码器 74LS48，用 74LS48 把输入的 8421BCD码 ABCD译成七段输出 ag，再由七段数码管显示相应的数。 74LS48的管脚 图如图 16。 在管脚图中，管脚 LT、 RBI、 BI/RBO 都是低电平是起作用，作用分别为： LT为灯测检查，用 LT 可检查七段显示器个字段是否能正常被点燃。 BI是灭灯输入，可以使显示灯熄灭。 RBI 是灭零输入，可以按照需要将显示的零予以熄灭。 BI/RBO 是共用输出端， RBO 称为灭零输出端，可以配合灭零输出端 RBI，在多位十进制数表示时，把多余零位熄灭掉，以提高视图的清晰度。 也可用共阴译码器 74LS248， CD4511。 第 13 页 西华大学课程设计说明书 图 （ 2）显示器 SM421050N 在此电路图中所用的显示器是共阴极形式，阴极必须接地。 SM421050N 的管脚功能图如图 图 校时电路 （一） 电路的工作原理 校时电路的作用是：当数字钟接通电源或者出现误差时，校正时间。 校时是数字钟应具有的基本功能。 一般电子表都具有时、分、秒等校时功能。 为了使电路简单，在此设计中只进行分和小时的校时。 校时有“快校时”和“慢校时”两种，“快校时”是通过开关控制，使计数器对 1Hz 校时脉冲计数。 “慢 校时”是用手动产生单脉冲作校时脉冲。 图中 S1 校分用的控制开关， S2（总图）为校时用的控制开关，它们的控制功能如表 4 所示，校时脉冲采用分频器输出的 1Hz 脉冲，当 S1 或 S2 分别为“ 0”时可以进行“快校时”。 如果校时脉冲由单次脉冲产生器提供，则可以进行“慢校时”。 a b f c g d e DPY [LEDgn] 1 2 3 4 5 6 7 a b c d e f g BI/RBO 4 RBI 5 LT 3 A 7 B 1 C 2 D 6 a 13 b 12 c 11 d 10 e 9 f 15 g 14 74LS48 第 14 页 西华大学课程设计说明书 表 校时开关的功能 S1 S2 功能 1 1 计数 1 0 校分 0 1 校时 （二）具体电路如图 图 扩展功功能电路的设计 定时控制电路 （闹钟电路） 数字钟在指定的时刻发出信号，或驱动音响电路“闹时”；或对某装置的电源进行接通或断开“控制”。 不管是闹时还是控制，都要求时间准确，即信号的开始时刻与持续时间必须满足规定的要求。 （一）设计电路如图 所示 第 15 页 西华大学课程设计说明书 图 （二）电路的工作原理 在这里将举例来说明它的工作原理。 要求上午 7时 59 分发出闹时信号，持续 1 分钟。 设计如下： 7 时 59 分对应数字钟的时时个位计数器的状态为 3 2 1 0 1( ) 0 1 1 1HQ Q Q Q ，分十位计数器的状态为 3 2 1 0 2( ) 0 1 0 1MQ Q Q Q ，分个位计数器的状态为3 2 1 0 1( ) 1 0 0 1MQ Q Q Q ，若将上述计数器输出为“ 1”的所有输出端经过与门电路去控制音响电路，就可以使音响电路正好在 7点 59 分响，持续 1分钟后（即 8点）停响。 所以闹时控制信号 Z 的表达式为 011SQ  2 1 0 1 2 0 2 3 0 1( ) ( ) ( )H M MZ Q Q Q Q Q Q Q M   式中， M 为上午的信号输出，要求 M=1。 如果用与非门实现的逻辑表达式为： 2 1 0 1 2 2 3 0 1( ) ( 0 ) ( )H M MZ Q Q Q M Q Q Q Q    在该电路图 中用到了 2 输入二与非门 74LS20，集电极开路的 2 输入四与非门 74LS0 74LS00，因 OC 门的输出端可以进行“线与”，使用时在它们的输出端与电源 +5V 端之间应接一电阻 RL。 RL 的值由下式决定： m inm ax CC OHLOH IHVVR nI mI  m axm in CC OLLOL ILVVR I mI  maxOLV =,ILI =, minOLV =,IHI =50uA,OLI =8mA,OHI =100Ua。 m为负 第 16 页 西华大学课程设计说明书 载门输入端总个数。 取 RL=。 如果控制 1KHz 高音和驱动音响电路的两极与非门也采用 OC门，则 RL 的值应该重新计算。 由电路图可以看见，上午 7 点 59分，音响电路的晶体管导通，则扬声器发出 1KHz 的声音。 持续 1 分钟到 8点整晶体管因为输入端为“ 0”而截止，电路停闹。 仿广播电台正点报时电路 仿广播电台整点报时电路的功能要求是，每当数字钟计时快要到整点时发出声响，通常按照 4 低音 1 高音的顺序发出间断声响，以最后一声高音结束的时刻为整点时刻。 设 4 声低音（约 500Hz）分别发生在 59 分 51 秒、 53 秒、 55 秒及 57 秒，最后一声高音（约 1KHz）发生在 59 分 59秒，它们的持续时间均为 1 秒。 表 CP(秒 ) Q3s1 Q2s1 Q1s1 Q0s1 功能 50 0 0 0 0 51 0 0 0 1 鸣低音 52 0 0 1 0 停 53 0 0 1 1 鸣低音 54 0 1 0 0 停 55 0 1 0 1 鸣低音 56 0 1 1 0 停 57 0 1 1 1 鸣低音 58 1 0 0 0 停 59 1 0 0 1 鸣低音 00 0 0 0 0 停 第 17 页 西华大学课程设计说明书 具体 设计电路如图 图 特殊器件介绍 555 时钟芯片 如图 ， 555 电路由电阻分压器、电压比较器、基本 RS 触发器、放电管和输出缓冲器 5 个部分组成。 它的各 个引脚功能如下： 1 脚： GND(或 Vss)外接电源负端 VSS 或接地，一般情况下接地。 8 脚：VCC(或 VDD)外接电源 VCC，双极型时基电路 VCC 的范围是 ～ 16V， CMOS型时基电路 VCC 的范围为 3～ 18V。 一般用 5V。 |3 脚： OUT（或 Vo）输出端。 2 脚： TR 低触发端。 6 脚： TH 高触发端。 4 脚： R 是直接清零端。 当 R 端接低电平，则时基电路不工作，此时不论 TR、 TH 处于何电平，时基电路输出为“ 0”，该端不用时应接高电平。 5 脚： CO(或 VC)为控制电压端。 若此端外接电压，则可改变内部两个比较器的基准 电压，当该端不用时，应将该端串入一只 F电容接地，以防引入干扰。 7 脚： D 放电端。 该端与放电管集电极相连，用做定时器时电容的放电。 电阻分压器由三个 5kΩ的等值电阻串联而成。 电阻分压器为比较器 C C2 提供参考电压，比较器 C1 的参考电压为 2/3Vcc，加在同相输入端，比较器 C2 的参考电压为 1/3Vcc，加在反相输入端。 比较器由两个 第 18 页 西华大学课程设计说明书 结构相同的集成运放 C C2 组成。 高电平触发信号加在 C1 的反相输入端，与同相输入端的参考电压比较后，其结果作为基本 RS 触发器 R 端的输入信号；低电平触发信号加在 C2 的同相输入端， 与反相输入端的参考电压比较后，其结果作为基本 RS 触发器 S 端的输入信号。 基本 RS 触发器的输出状态受比较器C C2 的输出端控制。 在 1 脚接地， 5 脚未外接电压，两个比较器 C C2 基准电压分别为 2/3Vcc， 1/3Vcc。 引脚如图 图 单时钟加 /减计数器 74LS191 如图 所示，该图为所存器 74LS191 的引脚图。 单时钟加 /减计数器74LS191 是 BCD 码十六进制计数器。 LD 为置数端 ,当 LD=0。