多制式语音编码及其dsp实现毕业设计(编辑修改稿)

多制式语音编码及其dsp实现毕业设计(编辑修改稿)内容摘要：

去样点的值对当前点进行预测，并自适应地调整预测系数数值，使预测误差很小，从而在降低码率的同时，保持了很高 编码质量。 它 是在编码电信语音信号的标准脉码调制中计算两个连续话音取样之间差异的一种话音编码方法。 这种计算采用自适应滤波器进行编码，从而以低于标准 64Kb/s 技术的速率进行传输。 一般而言， ADPCM 使模拟语音对话能在 32Kb 的数字信道内传输；用 3 或 4 位描述每个取样，这代表了两个相邻取样间的差异。 每秒进行 8000 次取样。 总之，许多语音处理者使用的 ADPCM 允许语音信号编码所用的空间是 PCM 的一半。 ADPCM 已经形成国际标准， CCITT（ ITU 的前身）在 1988 年指定的 标准就是 ADPCM 的编码标准。 是 ITU 制定的自适应差分脉冲编码算法标准， 能提供 4 种数码率： 40Kbps、 32Kbps、24Kbps、 16Kbps。 在此项目中，使用 32kbps 的速率。 其语音质量相当于 64Kbps 的 PCM 编码，并具有良好的抗误码性能。 如图 所示，其编码过程为：从编码器输入 8 位的 A 律或 181。 律PCM 信号。 首先通过转换器将其转换为 14 位的均匀量化 PCM 编码； 10 然后减去线性预测器输出的预测信号 x180。 (n)，得到预测误差信号 d(n)，再经过非均匀自适应量化器得到编码信号 c(n)，一方面将 c(n)传送给解码器；另一方面将其输入 反向自适应量化器进行 D/A 转换，还原得到模拟量化差分信号 d180。 (n)，供反馈回路生成重构信号和预测信号。 自适应量化器和反向自适应量化器均受尺度因子 y(n)控制，其量化特性的变化与信号的动态范围相匹配。 自适应量化速度的控制由控制器控制，它采用双模式自适应方式：对幅度变化较大的语音信号进行快速自适应处理，其标尺因子为 y180。 (n)；对幅度变化较小的带内数据和信令进行慢速自适应处理，其尺度因子为 y180。 180。 (n)，总的尺度因子 y(n)为 y180。 (n)和 y180。 180。 (n)的线性组合 : y(n)=k(n) y180。 (n1)+[1k(n)] y180。 180。 (n1) 式中 k(n)为自适应控制参数， 0≤k(n) ≤1。 k(n)由自适应控制器模块根据差分信号变化速率来确定。 对于语音数据， k(n)趋于 1；对带内数据或信令， k(n)趋于 0。 t′(n)和 t″(n)为语音检测信号，由信号音和转换检测器生成，供自适应控制模块转换适应模式。 PCM 格式转换器 差分信 号计算 自适应 量化器 反向自适 应量化器 自适应 预测器 重构信号 计算器 量化器尺度因子自适应逻辑 自适应速 度控制器 音信号和 转换检测器 x(n) x180。 (n) d(n) c(n) d180。 (n) ADPCM 输出 x180。 180。 180。 (n) y(n) k(n) y(n) t180。 (n) t″ (n) x ″(n) k 180。 (n) 图 编码器方框图 11 自适应预测器根据量化差分信号 d′(n)计算预测信号 x″(n)，用一个两阶的全极点滤波器和一个六阶的全零点滤波器实现。 采用反馈型自适应和反向预测的方法，编码中 仅包括预测误差信号编码，不包含预测系数和自适应量化器的量化间隔或增益因子等参数。 解码器与编码器类似，其模块基本上与编码器中的反馈回路部分相同。 其中在输出 PCM 格式转化器后加一个同步编码调整，作用是防止 同步级联情况下产生累计失真，调整 PCM 输出编码以消除后面一个 ADPCM 级的量化失真 [8]。 CVSD 算法 连续可变分辨率增量调制（ CVSD），是一种常用的 ADM（自适应增量调制），是一种 1bit 的差分波形编码方式。 自适用的量阶随信号统计特性的变化而变化，在信号很大动态范围内，可获得最大信噪比。 并且易于 实现，电路结构简单。 其自适应规则是：。 )1(。 )1( Qnk Pnk   其它 )2()1()(  nenene 在这里 0＜ k＜ 1，而 P＞ Q。 其中 P 是能使系统对斜率过载作出响应的一个较大常数。 △（ n）的递推公式中其上下限是确定的。 CVSD的基本原理是按照码序列中表示斜率过载的情况改变 △ （ n）。 假定相邻的三个码子全 “1”或者全 “0”，则 △（ n）增加一个值；否则 △（ n）一直递减到由 k (因为 k＜ 1＝和 Q 共同决定的 △ min。 参数 k 控制自适应的速度：如果 k 接近 1， △ （ n）增加或者减小的速率变慢；若 k很小，则自适应速度加快。 其编译码器如图 、图 所示。 12 图 数字 CVSD 编码器 图 数字 CVSD 译码器 其中： 音节平滑滤波器 1111 1)( azGZH  三连码 检测器 数字低 通滤波 H2D（ z） H1（ z） X0 D Xmin B C′ 乘法器 乘法器 加 法器 数字低 通滤波 三连码 检测器 H2C（ z） ƒ H1（ z） X0 c Xmin A 乘法器 加 法器 乘法器 减法器 13 编码器双积分器 2211 1122 1 )1()(   zbzb czGzH CC 译码器主积分器 2211 22 1)(   zbzb GzH DD G1 是时间常数 ， a1 是增益因子。 G2C、 G2D、 b b c1 均是和工作频率、通带频率及采样频率有关的系数。 图中，输出滤波器的功能一般对 CVSD 编码是相当关键的。 实用的 CVSD 编码器一般输入过抽样，以便在二电平粗量化器的限制条件下达到实用编码的目的。 由于这种过抽样 ,所以未滤波的输出阶跃函数的特性中，包含了量化噪声及输入信号频带 以外的失真分量，这就要求用低通滤波器来抑制 W 与 ∫s/2 之间的带外分量 [7]。 根据指标：采样率为 16kHz，通带截止频率为 ，阻带截止频率为。 阻带最小衰减为 ，温带最大衰减为。 数字低通滤波器设计成五阶椭圆 IIR 滤波器。 主 要技术：三连 0/三连 1 检测，即若检测到码流中有三连 0 或三连 1，则表示信号在骤升或骤降，调整量阶以适应信号变化。 14 第三章 芯片和硬件系统设计 DSP 芯片 TMS320VC5409 （ 1） TMS320VC5409 简介 数字信号处理芯片（ DSP）是一种特别适用于进行实时数字信号处理的微处理器。 DSP 器件按照用途分类可分为两大类：一类是专门用于 FFT、 FIR 滤波、卷积等运算的芯 片，称为专用 DSP 器件；另一类是可以通过编程完成各种拥护要求的信息处理任务的芯片，称为通用数字信号处理器件。 还可以按照 DSP 工作的 数据格式把 DSP芯片分为数据以定点格式工作的定点 DSP 芯片和数据以浮点格式工作的浮点 DSP 芯片。 DSP 芯片具有精度高、灵活性大、可靠性高以及分时复用等特点。 由于语音压缩的运算量、存储量和精度要求都不太高，在考虑价格因素的基础上，定点 DSP 足以胜任语音编解码的要求。 本文采用了TI 公司的 TMS320VC5409 定点 DSP 实现了上述三种语音编解码算法。 TMS320VC54x 是 TI 公司继 TMS320C1x、 TMS320C2x、 TMS320C5x 之后推出的新一代高性能通用型定点 DSP 芯片。 该系列芯片具有很高的性能价格比，体积小，功耗低，功能强，已经在语音合成、通信传输、图象处理、测量与控制等许多领域得到广泛的应用 [9]。 TMS320VC5409 是 TI 公司生产的一种性价 比较高的定点 DSP 芯片， 是新一代的高性能、低价位、低功耗数字信号处理器。 与现在流行的 TMS320C5409 相比，性能提高了 60%，功耗效率提高了 50%。 它 被广泛应用在嵌入式系统、数据采集等系统中， 还可以应用在 如机顶盒（ STB）、个人数字助理（ PDA）和数字无线通信等要求能脱机运行的内嵌式系统中。 它的运算速度为 80MIPS/100MIPS，时钟周期10/ ns。 它拥有改进的哈佛结构、一个 CPU、片上存储区（ 32KB的 ROM 和 64KB 的 DARAM）、片上外设以及专用的指令结构。 外围电路包括 1 个定时器， 1 个主机接口，并且具有 DMA 和片内引导功能。 它具有以下的优点： 15 ⑴ 1 条程序总线和 3 条数据总线。 配合存储区的双操作数读取能力，可以支持单周期，三操作数指令，提高了程序的运行和通用性； ⑵ 先进的针对应用设计的 CPU 硬件逻辑提高了芯片的性能； ⑶ 高度专用的指令结构提供了更快的算法实现和更方便的优化； ⑷ 片上外设包括 3 个 McBSP（多通道缓冲串口）、一个 6 通道的 DMA 控制器、 8bit HPI 口及锁相环时钟发生器； ⑸ 模块化结构方便了快速的后续发展； ⑹ 先进的 IC 处理技术实现了高性能和低功耗， 5V 静态 CMOS技术进一 步降低了功耗。 可采用功耗下降指令 IDLE IDLE2 和IDLE3 控制芯片功耗。 ⑺ TI 公司的 DSP 芯片出厂时，在片内 ROM 中固化有引导装载程序 Bootloader，其主要功能就是将外部的程序装载到片内 RAM 中运行，以提高系统的运行速度 [10]。 硬件系统 （ 1）硬件板介绍 在发端，模拟信号通过前端处理电路和 A/D 采样，转换成 8bit Alaw PCM 信号。 对数 PCM 信号在 TMS320VC5409 中转换线性码，并进行压缩编码。 输出的。 接收端接收到的 压缩码流在 DSP 中被解码成对数 PCM 信号，再经过 D/A 变换和用户电路，最终得到模拟话音。 其中 CPLD 用来产生 8kHz的帧同步信号，使各硬件芯片之间协同工作。 A/D、 D/A 部分采用单片 MC14557 芯片。 单路信号的硬件系统框图如图 所示。 16 图 单路信号的硬件系统框图 （ 2） 算法的硬件选择 程序定义了两个标志变理 flag flag2。 利用 VC5409 提供的可屏蔽中断 INT0～ INT3，在中断服务 过 程中对 2 个标志位进行设置，从而控制主程序 的 跳转。 系统加电后， INT0～ INT3 其中 的 一个管脚给出中断请求信号，程序执行 的过程 中检测到哪个中断，就执行该中断对应的编码算法。 接着，主程序对 IMR 寄存器。