基于单片机与fpga的等精度频率计的设计单片机部分(编辑修改稿)

基于单片机与fpga的等精度频率计的设计单片机部分(编辑修改稿)内容摘要：

把频率测量范围分为多个频段，使用倍频技术，根据频段设置倍频系数将经整形的低频信号进行倍频后进行测量，高频段则进行直接测量。 ⑷ 直接测量周期法 用被测信号经放大整形后形成的方波信号直接控制计门控电路，使主门开放时间等于信号周期，时标为 Ts 的脉冲在主门开放时间进入计数器。 设 T 为被测周期， Ts 为时内蒙古科技大学毕业设计 说明书（毕业 论文 ） 5 标，在 Tx 时间计数值为 N，可以根据以下公式来算得被测信号周期： *Tx N Ts (22) 此种方法，被测信号频率越高，测量误差越大。 采用多个周期进行计数取平均值的方法虽可提高精度，每一次的等待时间较长，显然是不可取的 [4]。 本课题测频原理为等精度测频原理 [5]，下面就等精度测频原理进行具体叙述。 等精度测频原理 等精度测频法的最大特点是在整个被测频率范围内都能达到相同的测量精度，而与被测信号频率大小无关。 其原理图如图 所示。 M U X6 4 8QDC L RB Z HB E N AB C L KC L RB Z Q [ 3 1 . . 0 ]T FE N AT C L KC L RT Z Q [ 3 1 . . 0 ]B C L KC LT C L KC L Rs e l 2 ~ s e l 0E N AS T A R Td a t a 7 ~ d a t a 033 23 28图 等精度测频原理图 图 等精度频率计 测频 波形时序图 内蒙古科技大学毕业设计 说明书（毕业 论文 ） 6 当方波预置门控信号 CL可由单片机发出， CL的时间宽度对测频精度影响较小，所以可以在 1 秒至 秒间选择，在此设其宽度为 Tpr。 BZH 和 TF 模块是两个可控的 32位高速计数器， BENA 和 ENA 分别是它们的计数允许信号端，高电平有效。 标准频率信号从 BZH 的时钟输入端 BCLK 输入，设其频率为 Fs；经整形后的被测信号从与 BZH 相似的 32 位计数器 TF 的时钟输入端 TCLK 输入，设其真实频率为 Fxe,被测频率为 Fx。 测频原理说明如下： 测频开始前，首先发出一个清零信号 CLR，使两个计数器和 D 触发器置零，同时通过信号 ENA 禁止两个计数器计数。 这是一个初始化操作。 然后由单片机发出允许测频命令，即令预置门控信号 CL为高电平，这时 D 触发器要一直等到被测信号的上升沿通过时 Q 端才被置 1，与此同时，将同时启动计数器 BZH和 TF，进入“计数允许周期”。 在此期间， BZH 和 TF 分别对 标准频率信号 (频率为 Fs)和 被测信号（频率为 Fx） 同时计数。 当 Tpr 秒后，预置门控信号 CL被单片机置为低电平，但此时两个计数器仍没有停止计数，一直等到随后而至的被测信号的上升沿到来时，才通过 D 触发器将把这两个计数器同时关闭。 设 Fx 为整形后的被测信号频率， Fs 为基准信号频率，设在一次预置门时间 Tpr 中对被测信号的计数值为 Nx，对标准频率信号的计数值为 Ns，则有下式成立： Fx FsNx Ns (23) 不难得到测得的频率为： FsFx NxNs (24) 最后通过控制 SEL 选择信号和 64 位至 8 位的多路选择器 MUX648，将计数器 BZH和 TF 中的 两个 32 位数据分 8 次读入单片机并按式（ 24）进行计算和结果的显示。 内蒙古科技大学毕业设计 说明书（毕业 论文 ） 7 等精度数字频率计的设计方法 电子系统的设计方法 现代电子系统一般由模拟子系统、数字子系统和微处理器子系统三大部分组成。 从概念上讲，凡是利用数字技术处理和传输信息的电子系统都可以称为数字系统。 传统的数字系统设计只能对电路板进行设计，通过设计电路板来实现系统功能。 利用 EDA 工具，采用可编程器件，通过设计芯片来实现系统功能，这种方 法称为基于芯片的设计方法。 新的设计方法能够由设计者定义器件的内部逻辑，将原来由电路板设计完成的大部分工作放在芯片的设计中进行。 这样不仅可以通过芯片设计实现多种数字逻辑系统，而且由于管脚定义的灵活性，大大减轻了电路图设计和电路板设计的工作量和难度，从而有效的增强了设计的灵活性，提高了工作效率。 同时，基于芯片的设计可以减少芯片的数量，缩小系统体积，降低能源消耗。 图 22 所示为电子系统的传统设计方法和基于芯片的设计方法。 固 定 功 能 元 件电 子 系 统电 路 板 的 设 计电 子 系 统芯 片 设 计可 编 程 器 件 图 22（ a）传统设计方法 （ b）基于芯片设计方法 可编程逻辑器件和 EDA 技术给今天的硬件系统设计者提供了强有力的工具，使得电子系统的设计方法发生了质的变化。 现在，只要拥有一台计算机、一套相应的 EDA软件和空白的可编程逻辑器件芯片，在实验室里就可以完成数字系统的设计和生产。 内蒙古科技大学毕业设计 说明书（毕业 论文 ） 8 第三章 主要芯片及设计工具简介 主要芯片性能介绍 AT89C51 单片机性能介绍 图 31 AT89C51 引脚图 AT89C51 是一个内含 4K 字节可编程可擦除的快闪存储器 (Flash Memory)和 128 个字 节 RAM，低电压，高性能 CMOS 结构的 8 位单片机。 采用 ATMEL 高密度非易失存储器制造技术制造，与工业标准的 MCS51 指令集和输出管脚相兼容。 由于将多功能 8 位CPU 和快闪存储器组合在单个芯片中， ATMEL 的 AT89C51 是一种高效微控制器，为很多嵌入式控制系统提供了一种灵活性高且价廉的方案。 ⑴ AT89C51 的主要特性如下 : ●与 MCS51 兼容 ● 4K 字节可编程快闪存储器 ●寿命 :1000 次写 /擦 内蒙古科技大学毕业设计 说明书（毕业 论文 ） 9 ●数据保留时间：十年 ● 128*8 位内部 RAM ● 32 可编程 I/0 线 ●两个 16 位定时器 /计数器 ●五个中断源 ●可编程串行通道 ●低功耗的闲置和掉电模式 ●片内振荡器和时钟电路 ⑵ 其管脚的具体说明如下： VCC: 供电电压 GND: 接地 P0 口： P0 口为一个 8 位漏级开路双向 I/O 口，每个引脚可驱动 8 个 TTL 门电流。 当 P1 口的管脚输入数据时，应先把口置‘ 1’。 作为外部地址 /数据总线使用时，用于传送 8 位数据和低 8 位地址。 在快闪编程时， P0 口输入，当快闪进行校验时， P0 口输出，此时 P0 外部必须被拉至高电平。 P1 口： P1 口是一个内部提供上拉电阻的 8 位双向 I/O 口， P1 口缓冲器能驱动 4 个TTL 门。 P1 口管脚写入‘ 1’后，被内部上拉为高，可用作输入。 P1 口被外部下拉为低电平时，将输出电流，这是由于内部上拉的缘故。 P2 口： P2 口是一个内部提供上拉电阻的 8 位双向 I/0 口， P2 口缓冲器可驱动 4 个TTL 门电流，当 P2 口被写‘ 1 ’时，其管脚被内部上拉电阻拉高，且作为输入。 并因此作为输入时， P2 口被外部下拉为低 电平时，将输出电流，这是由于内部上拉的缘故。 P1 口当用作外部程序存储器或外部数据存储器进行存取时， P2 口输出 16位地址的高八位。 在给出地址“ 1”时，它利用内部上拉优势，当对外部八位地址数据存储器进行读写内蒙古科技大学毕业设计 说明书（毕业 论文 ） 10 时， P2 口输出其特殊功能寄存器的内容。 P3 口： P3 口管脚是八个带内部上拉电阻的双向 I/O 口，可驱动 4 个 TTL 门电流。 当 P3 口写入‘ 1’后，被内部上拉为高电平，并用作输入。 P3 口也可作为 AT89C51 的一些特殊功能。 如下表所示： 管脚 备选功能 P3. 0 RXD(串行输入口 ) P3. 1 TXD(串行输出口 ) (外部中断 0) (外部中断 1) P3. 4 T0(计时器 0 外部输入 ) P3. 5 T1(计对器 1 外部输入 ) P3. 6 (外部数据存储器写选通 ) P3. 7 〔外部数据存储器读选通 ) P3 口同时为快闪编程和编程校验接收一些控制信号。 RST: 复位输入。 当振荡器复位器件时，要保持 RST 脚两个机器周期的高电平时间。 ALE/PROG: 当访问外部存储器时，地址锁存允许的输出电平用于锁存地址的低位字节。 PSEN: 外部程序存储 器的选通信号。 在由外部程序存储器取指期间，每个机器周期两次 PSEN 有效。 但在访问外部数据存储器时，这两次有效的 /PSEN 信号将不出现。 EA/VPP: 外部程序存储选择信号，输入，低电平有效。 当保持低电平时，则在此期间外部存储器（ 0000HFFFFH），不管是否有内部程序存储器。 注意加密方式为 1 时， 将内部锁定为 RESET；当 端保持高电平时，将从内部程序存储器读取指令码，只有当程序计数器 PC 大于内部程序存储器地址空间时，才从外部程序存储器读取指令码，因此内蒙古科技大学毕业设计 说明书（毕业 论文 ） 11 在没有内部 ROM 或不适用内部 ROM 的系统中， /VPP 引脚一律接地。 XTAL1: 反向振荡放大器的输入及内部时钟工作电路的输入。 XTAL2: 来自反向振荡器的输出。 ⑶ 振荡器特性： XTAL1 和 XTAL2 分别为反向放大器的输入和输出。 该反向放大器可以配置为片内振荡器。 石晶振荡和陶瓷振荡都可以采用。 如采用外部时钟源驱动器件， XTAL2 应不接。 由于输入至内部时钟信号要通过一个二分频触发器，因此对外部时钟信号的脉宽无任何要求，但必须保证脉冲的高低电平要求的宽度。 ⑷ 芯片擦除： 整个 EPROM 阵列和三个锁定位的电擦除可通过正确的控制信号组合，并保持 ALE管脚处于低电平 10ms 来完成。 在芯片擦除操作中，代码阵列全被写“ 1”且在任何非空存储字节被重复编程以前，该操作必须被执行。 此外， AT89C51 设有稳态逻辑，可以在低到零频率的条件下静态逻辑，支持两种软件可选的掉电模式。 在闲置模式下， CPU 停止工作。 但 RAM、定时器、计数器、串口和中断系统仍在工作。 在掉电模式下，保存 RAM 的内容并且冻结振荡器，禁止所有其它芯片的功能，直到下一个硬件复位为止 [6]。 FLEX10K 系列芯片性能介绍 随着电子技术的发展，电子系统的设计方法也发生了很大的变化。 传统的设计方法正 逐步退出历史舞台，而基于 EDA 技术的芯片设计正在成为电子系统设计的主流。 大规模可编程逻辑器件 CPLD 和 FPGA 是当今应用最广泛的两类可编程专用集成电路（ ASIC）。 可编程逻辑器件是 20 世纪 70 年代发展起来的一种新型逻辑器件，是一种由用户编程来实现某种逻辑功能的新型器件，芯片内的逻辑门、触发器等硬件资源可由用户配置来连接实现专用的用户逻辑功能。 它是大规模集成电路技术飞速发展与计算机辅内蒙古科技大学毕业设计 说明书（毕业 论文 ） 12 助设计、计算机辅助生产和计算机辅助测试相结合的一种产物，是现代数字系统向超高集成度、超低功耗、超小封装和专用化方向发展的重要基础。 它的应用和发展不仅简化了电路设计，降低了成本、提高了系统的可靠性和保密性，而且给数字系统的设计方法带来了革命性的变化。 目前常用的可编程逻辑器件从结构上可划分为两大类： CPLD 和现场可编程门阵列 FPGA。 FPGA 是 20 世纪 80 年代中期出现的可编程逻辑器件，其结构类似于掩膜可编程门阵列（ MPGA） ,它由许多独立的可编程模块构成，用户可以通过编程将这些模块连接起来实现不同的设计。 FPGA 兼容了 MPGA 和 PLD 两者的优点，因而具有更高的集成度、更强的逻辑实现能力和更好的设计灵活性。 FPGA 具有掩膜可编程门阵列（ MPGA）的通用结构，它由逻辑功能块排成阵列组成，并由可编程的互连资源连接这些逻辑功能块以及相应的输入 /输出单元来实现不同的设计。 其中 FPGA 的功能由逻辑结构的配置数据决定。 工作时这些配置数据存放在片内的 SRAM 或熔丝上。 基于 SRAM 的 FPGA 器件在工作前需要从芯片外部加载配置数据。 用户可以控制加载过程，在现场修改器件的逻辑功能，即所谓的现场编程。 FLEX(Flexibl Logic Element Matrix)10K 系列芯片是 ALTERA 公司新近推出的 PLD产品。 与 ALTERA 公司先前推出的 MAX7000 系列 EPLD 相比， FLEX10K(以下简称 10K)系列具有更加丰富的内部资源 (最多可达 10 万门 )，更加充裕的可配置的 I/O 管脚 (最多达40。