基于vhdl的dpsk载波传输系统设计毕业论文(编辑修改稿)

基于vhdl的dpsk载波传输系统设计毕业论文(编辑修改稿)内容摘要：

可在远离门级的高层次上进 沈阳大学毕业设计（论文） No. 8 行模拟，以利于设计者确定整个设计的结构和功能的可行性。 VHDL 强大的行为描述能力和程序结构，使其具有支持大规模设计进行分解，以及对已有的设计进行再利用的功能，运用 VHDL 设计系统硬件具有相对独立性，设计时没有嵌入与工艺有关的信息，对硬件的描述与具体的工艺技术和硬件 结构无关；当门级或门级以上的描述通过仿真检验以后，再用相应的工具将设计映射成不同的工艺，这使硬件实现的目标器件有很宽的选择范围，并且修改电路与修改工艺相互之间不会产生不良影响。 VHDL 标准、规范，语法较为严格，采用 VHDL 的设计便于复用和交流， VHDL 所具有的类属描述语句和子程序调用等功能，使设计者对完成的设计，不必改变源程序，只需改变类属参数或函数，就可以改变设计的规模与结构 [9]。 我们知道 VHDL 作为 IEEE的工业标准硬件描述语言之一，得到了众多 EDA 公司的支持，在电子工程领域，已成为事实上的通用硬件描 述语言，它相对于 ABELHDL 语言的功能更加强大。 ABELHDL 从结构上来说没有 VHDL 清晰，可读性也要稍微差一些。 综合以上的分析说明，从可读性以及我们对语言的理解程度，选择 VHDL语言编程利于 各种水平学者 进行设计，其实就两种语言本身而言区别并不是很大，有很多的描述语句都是一样的，目前很多的工程技术人员在设计时两种语言都有使用，我们在仿真时可以用两种语言分别尝试一下，这样就能更好的理解他们之间的细微差别。 VHDL 语言的特点 当电路系统采用 VHDL 语言设计硬件时，具有如下的特点 [10]： （ 1）采用自上而下的设计方法 沈阳大学毕业设计（论文） No. 9 即从系统总体要求出发，自上而下的逐步将设计的内容细化，最后完成系统硬件的整体设计。 在设计的过程中，对系统自上而下分成 “行为描述 ”，“RTL方式描述 ”， “逻辑综合 ”三个层次进行设计。 （ 2）系统可大量采用 PLD 芯片 由于目前众多制造 PLD 芯片的厂家，其工具软件均支持 VHDL 的编程，所以利用 VHDL 设计数字系统时，可以根据硬件电路的设计需要，自行利用PLD 设计采用的 ASIC 芯片，而无需受通用元器件的限制。 （ 3）采用系统早期仿真 从自上而下的设计过程中可以看到，在系统设计过程中要进 行三级仿真，即行为层次仿真、 RTL 层次仿真和门级层次仿真。 这三级仿真贯穿着系统设计的全过程，从而可以在系统设计的早期发现设计中存在的问题。 （ 4）降低了硬件电路设计难度 在传统的设计方法中，往往要求设计者在设计电路之前写出该电路的逻辑表达式或真值表，这一工作是相当困难和繁杂的。 而 VHDL 设计硬件电路时，设计者不必编写逻辑，从而大大降低了设计的难度。 （ 5）主要设计文件是用 VHDL 编写的源程序 使用 VHDL 源程序有许多好处：其一是资料量小，便于保存；其二是可继承性好，当设计其它硬件电路时，可使用文件中的某些库 、进程和过程等某些局部硬件电路的程序；其三是阅读方便，阅读程序比阅读电路原理图更容易些，阅读者很容易在程序中看出某一电路的工作原理和逻辑关系。 一个 VHDL 程序有三部分构成：第一部分，列出设计此程序要用的的库文件和程序包。 第二部分，设计实体（ entity），对系统的名称和输入输出端 沈阳大学毕业设计（论文） No. 10 口进行声明。 第三部分，构造体 (architecture)，同一实体的行为允许用多种不同描述方式的构造体来实现，这里是 VHDL 建模中最重要的部分，这里的设计思路决定了最终的效果。 VHDL 语言 的建模 VHDL 语言可以对很 多种数字系统进行建模，涵盖从组成元件的低级们电路到顶层功能单元的宽广领域。 对较大的数字系统作为一个整体进行研究是极其复杂的，因此需要借助一些有效的方法来对这种复杂数字系统进行简单化，这种有效的方法就是系统化的设计方法。 系统化的设计方发总是从一个设计要求开始。 首先，通过设计一个抽象结构来满足设计要求；然后，把该结构分解为一系列元件并通过互练来完成相同的功能；接着，每一个元件再被分解直至找到已有的能完成于最底层元件同样功能的图元为止；最终，所获得的结果恰好是一个以图元建造的分层复合系统。 着中国方法的优点是每一 个元件或称子系统都能够被独立地设计。 并且在使用子系统时，可以把它只作为一个抽象结构看待而不必考虑它的细节。 因此，在设计进程的任一阶段，仅需关注与当前设计有关的少量信息，这就避免了处理大量细节信息的麻烦。 在 VHDL 建模中，我们用模型 (model)这个术语来表示我们对一个系统的理解，这意味着同一系统有几种形式的模型，并且每一模型都表示了不同方面的系统特点，例如，模型 1 用于表示系统的行为；模型 2 用于表示由子系统互连组成该系统的方式，即互连结构。 再规范一下这个模型的概念： （ 1） 当要求设计一个数字系统时，设计要求必须 是具体的； 沈阳大学毕业设计（论文） No. 11 （ 2） 要求能把系统行为的说明传递给用户； （ 3） 要求允许通过模拟进行设计测试和验证； （ 4） 要求允许对一个设计的正确性进行形式验证； （ 5） 要求允许自动综合电路。 综上所述，我们有一个共同的目的就是想要在设计进程中用最少的花费和左手的时间获得最大的可靠性。 因为同一个系统可以设计成不同的模型，这里就需要对模型进行分类。 通常，将这些模型分为三个领域，即行为领域、结构领域和几何领域。 所以在 VHDL 程序中的结构体就有三中描述方式：行为描述、数据流描述和结构化描述。 需要指出，在实际工程中，无论哪个领域，各级之间的边 界都是难以 界定的，因为它们经常是重叠的。 实际上，行为领域 之间也存在着模型混合使用的情况。 不过任何设计最终实现都是一个物理实现。 一个 VHDL 程序有三部分构成：第一部分，列出设计此程序要用的的库文件和程序包。 第二部分，设计实体（ entity），对系统的名称和输入输出端口进行声明。 第三部分，构造体 (architecture)，同一实体的行为允许用多种不同描述方式的构造体来实现，这里是 VHDL 建模中最重要的部分，这里的设计思路决定了最终的效果。 VHDL 的设计流程 通常，一个 VHDL 设计总是从对一个数字系统提出 设计要求或指标开始。 根据自顶向下的设计原则，首先需要对系统进行行为描述，即建立顶层的行为模型，并模拟验证描述的系统性能是否满足要求。 然后，把满足要求的顶 沈阳大学毕业设计（论文） No. 12 层行为模型划分为若干子结构，即子系统，并重复上述建模和模拟验证的过程直至设计的最底层。 接着，把所有子结构的行为描述转为寄存器传输级 RTL（ register transfer level）描述，并模拟验证。 最后，对通过 RTL 模拟的设计进行逻辑综合来产生门级网表文件。 注意， VHDL 是全部可模拟的，但不是全部可综合的。 一般情况下，逻辑综合算法都能够优化 RTL 电路 描述并形成一项具体的工艺。 但分割和适配算法至今仍不够强壮一适应各种情况对高度抽象描述下的电路优化。 因此，综合一个 VHDL 描述其结果酱依赖于描述风格。 由门级网表文件实现硬件有两种方案：其一是由自动布线程序将网表转换成相应的 ASIC（ application specific integrated circuit）芯片的制造工艺，做出 ASIC 芯片；其二是将网表转换成 FPGA（ field programmable gate array）的编程码点数据，在下载至 FPGA 芯片来完成硬件设计。 最后，还需要对设计出的 ASIC 芯片或 FPGA 芯片的实际功能进行系统验证。 根据以上说明，一个自顶而下的 VHDL 设计流程如图 2 所示。 图 2 VHDL 设计流程图 支持 VHDL 研发的软件工具 提供 VHDL 研发工具的公司有许多，在它们中间即有大型的 EDA 软件公司，例如： Cadence、 Mentor Graphics 和 Synopsys,也有一些专业的课编程器件 沈阳大学毕业设计（论文） No. 13 生产商，例如 Altera 和 Xilinx 等。 这些 VHDL 工具从功能上可划分为两类，其中一类是综合工具，而另一类是模拟验证工具。 当然，二者经常是集成在同一 EDA 工具之内的。 下表列举了部分 VHDL 研发工具。 表 1 VHDL 工具清单 公司名称 模拟验证工具 综合工具 Cadence NC VHDL Encounter Mentor Graphics Modelsim Leonardo Spectrum Synopsys VCS DC FPGA Altera MAX+PLUSⅡ 或 Quartus Ⅱ Xilinx Foundation Express Elite 虽然 Altera 和 Xilinx 公司提供的工具都是面向它们自己的器件库，但也支持标准 VHDL 源代码设计及 网表文件的输入和输出。 MAX+PLUSII 简介 Max+plusⅡ 是 Altera 公司提供的 FPGA/CPLD 开发集成环境， Altera 是世界上最大可编程逻辑器件的供应商之一。 Max+plusⅡ 界面友好，使用便捷，被誉为业界最易用易学的 EDA 软件。 在 Max+plusⅡ 上可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程，它提供了一种与结构无关的设计环境，是设计者能方便地进行设计输入、快速处理和器件编程。 本次设计选用的开发环境 MAX+PLUSII，其全称为 Multiple Array and Programmable Logic User Systems[11]。 +PLUSII 的特点 （ 1）开放的界面。 MAX+plusⅡ 软件可以其它工业标准的设计输入、综合与校验工具相连接。 目前 MAX+plusⅡ 支持与 Candence、 Exem—plarlogie、 沈阳大学毕业设计（论文） No. 14 Synopsys、 Synplicity、 Viewlogic 等其它公司所提供的 EDA 工具接口。 （ 2）与结构无关。 MAX+plusⅡ 系统的核心 Compiler 支持 Altera 公司的FLEX10K、 FLEX8000、 FLEX6000、 MAX9000、 MAXS000 和 Classic 可编程器件，提供了真正与结构无关的可编程设计环境。 MAX+ plusⅡ 的 Compiler还提供了强大的逻辑综合与优化功能，使用户比较容易地将起设计集成到器件中。 （ 3）多平台。 MAX+ plusⅡ 软件可基于 48奔腾 PC 的 Windows NT3． 51或 4． 0Windows9x 下运行，也可在 Sun SPAC station， HP 9000 Se—ries700／800 和 IBM RISC Systenr／ 6000 工作站上运行。 （ 4）完全集成化。 MAX+ plusⅡ 软件的设计输入、处理与校验功能全部集成在统一的开发环境下，这样可以加快调试、缩短设计周期。 （ 5）丰富的设计库。 MAX+ plusⅡ 提供了丰富的库单元，其中包括 74 系列的全部器件和多种特殊的逻辑宏功能 (Macro—Function) 以及参数化的兆功能 (Mage—Function)供设计者调用，大大减轻了设计者的工作量，缩短了设计周期。 （ 6）模块化工具。 设计者可以从各种设计输入、处理和校验选项中进行选择从而使设计环境用户化，必要时，还可以根据需要添加新功能。 由于MAX+ plusⅡ 支持多种器件，设计者 不必学习新的工具就可支持新的结构。 （ 7）支持多种硬件描述语言。 MAX+ plus Ⅱ 软件支持多种硬件描述语言设计输入选项，包括 VHDL、 Verilog HDL 和 AHDL 语言。 Max+plusⅡ 设计流程 使用 Max+plusⅡ 软件设计流程由以下几部分组成。 如图 3 所示。 沈阳大学毕业设计（论文） No. 15 （ 1） 设计输入：可以采用原理图输入、 HDL 语言描述、 EDIF 网表输入及波形输入等几种方式。 图 3 开发流程图 （ 2） 编译：先根据设计要求设定编译参数和编译策略，如器件的 选择、逻辑综合方式的选择等。 然后根据设定的参数和策略对设计项目进行网表提取、逻辑综合和器件适配，并产生报告文件、延时信息文件及编程文件，供分析仿真和编程使用。 （ 3） 仿真：仿真包括功能仿真、时序仿真和定时分析，可以利用软件的仿真功能来验证设计项目的逻辑。