基于vga显示的逻辑分析仪(显示控制部分)毕业论文(编辑修改稿)

基于vga显示的逻辑分析仪(显示控制部分)毕业论文(编辑修改稿)内容摘要：

VGA 接口最终 可以将要显示的数据直接送到显示器上显示，省去了计算机的处理过程，能加快数据的处理速度和节约硬件成本。 本文还详细讨论了用 VHDL 设计 VGA扫描时序的方法，使图像能够在屏幕上任意位置显示，并使之在 PS/2 接口的键盘的按键控制下移动。 本论文的具体内容安排如下： （ 1）第 1 章：绪论。 介绍了 VGA 的背景及发展与应用，简述了基于 VGA 显示的逻辑分析仪的优势，介绍了本设计的研究内容和论文结构。 （ 2）第 2 章：基于 VGA 显示的逻辑分析仪的设计。 针对一体思想，结合本设计的设计思路，提出了基于 VGA 显示的逻辑分析仪的软硬件设计思路，并就一些与设计相关的技术，进行了深入的介绍。 （ 3）第 3 章：系统硬件电路设计。 讲述了系统的硬件框架，单元电路设计与实现方案。 重点介绍了 FPGA 最小系统、 VGA 接口电路。 （ 4）第 4 章：系 统软件设计。 介绍了系统的软件结构框图，各个模块的设计及开发流程。 这些模块包括采样触发控制模块、采样频率控制模块、双口 RAM 存储模块、键盘显示控制模块、波形显示控制模块和 VGA 显示驱动模块。 （ 5） 第 5 章：功能调试。 介绍了装置的人机交互界面，控制方法和工作方式。 （ 6）第 6 章：总结与展望。 总结了设计过程的心得与体会，提出了一些设计扩展想法和思路。 九江学院学士学位论文 5 2 基于 VGA 显示的逻辑分析仪的设计 总体方案的设计 根据一体化的设计思路，可以得出本设计 — 基于 VGA显示的逻辑分析仪的总体结构框图如图。 主 要包括数据采样存储、数据显示处理和接口三大单元。 图 基于 VGA 显示的逻辑分析仪的总体结构框图 Fig VGA display based on the overall structure of the logic analyzer block diagram 本方案不采用常用的基于虚拟逻辑仪的设计方法，而是以台式一体机为设计思路，将信号采集，信号处理，信号显示做成一个系统，特别是数据的显示，采用 VGA接口的显示器来完成。 数据处理 采集部分，则由 FPGA来完成。 主芯片时钟由外部提供，由一片晶振提供 50 MHz 频率的时钟源。 FPGA 是整个系统的核心，通过对其编程可输出红、绿、蓝三基色信号和 HS、 VS行场扫描同步信号。 当 FPGA 接受输出的控制信号后，内部的数据选择器模块根据控制信号选择相应的图像生成模块，输出图像信号， 与行场扫描时序信号一起通过 VGA 接口电路送入显示器， 在 VGA 显示器上便可看到对应的彩色图像。 硬件设计的方案 基于一体化思想，将系统硬件分成 FPGA、 DA 转换、 VGA 接口、 VGA 显示器 、以及一些外围电路。 组成框图如图 所示。 电源、时钟 信号输入 FPGA VGA 接口 VGA 显示器 外围电路 数据采样存储 数据显示处理 接口 基于 VGA显示的逻辑分析仪 6 图 系统硬件组成框图 System hardware block diagram 通常 VGA 显示器显示的图像数据量较大，例如采用单片机进行系统设计，需要外接 RAM 来存储这些数据。 而 FPGA 内置配置芯片为 EPCS16 ， 16 Mb 的存储 单元 足以满足我们所需要的 1Mb，所以 FPGA 不需要外接 RAM 来存储这些数据。 通过对 FPGA 进行编程，输出标准的 VGA 信号（红、绿、蓝三色信号 和行、帧同步信号），通过15 针 VGA 接口输出至显示器，可具有显示驱动程序的能力，驱动显示器显示图像信号。 除此之外，一些外围电路对 FPGA 的控制是必要的。 VGA 显示器的输入是模拟信号 ,所以由 VGA 显示控制器产生的 RGB 信号在进入 VGA 接口前要经过一个 D/A 转换器，将数字信号转化为模拟信号，最终才在 VGA 显示器上显示出来。 软件设计的方案 整个系统的核心是 FPGA。 以 FPGA为载体，得出 基于 VGA显示的 逻辑分析仪的组成部分，主要包括逻辑处理部分 、 存储部分、波形显示部分、 VGA 显示驱动部分及键盘 显示控制部分 五个 组成部分。 结构框图如图。 D/A 转换器 VGA 显示控制器（ FPGA） VGA 接口 R G B HS VS CLK CON VGA 显示器 外围控制电路 九江学院学士学位论文 7 图 基于 VGA 显示的逻辑分析仪的组成结构框图 Fig. VGA display based on the logic analyzer block diagram 按功能也可以划分为三个部分，信号采样部分、波形显示部分和键盘控制部分。 当逻辑分析仪的触发条件满足时，信号采样部分会对输入信号进行采样并存储；波形显示部分只管从双口 RAM 读数据并送往 VGA 接口显示；键盘控制部分主要是控制 更改触发条件、采样频率及数码显示等操作。 采用的主要技术 本设计采用了 Altera公司的 EDA软件 Quartus II，并以 Cylone系列 FPGA器件为系统硬件平台。 在 EDA 软件工具平台上 , 采用自上而下的设计方法 ,以硬件描述语言 VHDL为系统逻辑描述的主要手段完成系统设计。 FPGA FPGA是英文 Field－ Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、 GAL、 EPLD等可编程器件的基础上进一步发展的产物。 它是作为专用集成电路（ ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。 本设计所用的 FPGA为 Altera公司 Cyclone II系列的 EP2C35F672，包含 33216个逻辑单元 (LEs) ， 483840bits 的片上 RAM，还有 475 个用户可用 I/O口，封装为 672Pin FBGA。 EP2C35F672 的特性如表。 FPGA的资源十分丰富，可以拓展进行一系列的基于 FPGA的系统设计。 逻辑处理 部分 键盘显示控制 存储模块 波形显示 VGA 显示驱动 信号输入 基于 VGA显示的逻辑分析仪 8 表 EP2C35F672 器件特性 Tab. EP2C35F672 device characteristics 特性 EP2C35F672 逻辑单元（ LE） 33216 RAM总量（ bit） 483840 M4K RAM块（ 4Kbit+奇偶校验） 105 PLLs（个） 4 时钟输入管脚（个） 8 全局时钟网格（个） 16 最大用户 I/O数（个） 475 配置二进制文件（ .rbf）大小（ bit） 6858656 可选串行主动配置器件 EPCS16 由于 FPGA 内部没有振荡电路，使用有源晶振是比较理想的选择。 EP2C35F672 的输入的时钟频率范围为 10MHz360MHz， 经过内部 PLL电路后可输出 的系统时钟。 VHDL 语言 本设计采用 VHDL语言。 VHDL主要用于描述数字系统的结构，行为，功能和接口。 除了含有许多具有硬件特征的语句外， VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。 VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分 ,及端口 )和内部（或称不可视部分），既涉及实体的内部功能和 算法完成部分。 在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。 这种将设计实体分成内外部分的概念是 VHDL系统设计的基本点。 与传统设计方法相比， VHDL描述电路行为的算法有很多优点： (1) 设计层次较高、用于较复杂的计算时，能尽早发现存在的问题，缩短设计周期。 (2) 独立实现，修改方便，系统硬件描述能力强。 (3) 可读性好，有利于交流，适合于文档保存。 (4) VHDL语言标准、规范、移植性强。 (5) VHDL类型众多而且支持用户自定义类型，支持自顶 而下的设计方法和多种电路的设计。 九江学院学士学位论文 9 Quartus II 开发平台 Quartus II软件，根据设计者需要，提供了一个完整的多平台设计环境，它包含整个FPGA和 CPLD设计阶段的解决方案，同时该软件提供了编程系统设计的一个综合开发环境，是进行 SOPC设计的基础 Quartus II 设计环境包括：系统级设计，嵌入式软件开发，可编程逻辑器件 PLD 综合，布局和布线，验证和仿真。 Quartus II 软件的工程文件由所有的设计文件、软件源文件以及完成其所需的相关文件组成。 Quartus II 软件设 计文件的输入方法有原理图式的图形输入、文本内存编辑以及由第三方 EDA 工具产生的 EDIF 网表输入、 VQM 格式输入等文本输入方式，支持 AHDL、 VHDL、 Verilog HDL 等语言。 Altera Quartus II 作为一种可编程逻辑的设计环境 , 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。 基于 VGA显示的逻辑分析仪 10 3 系统硬件电路设计 根据一体化的设计思想，在设计硬件电路时，根据图 的规划和电路要实现的功能，将系统的硬件电路进一步细分为五部分，分别为：信号输入电路、 VGA 接口电路、FPGA 核心 及配置电路、输入控制电路和状态显示电路。 由这五部分电路，完成信号的采集、处理和显示，本章着重讲 FPGA 最小系统和 VGA 接口电路。 系统硬件结构如图 所示。 图 系统硬件结构 Fig. System hardware architecture FPGA 最小系统 FPGA 最小系统是能够独立工作的最基本电路。 本设计采用的 FPGA 为 Cyclone II系列的 EP2C35F672，作为主处理单元。 其最小系统包括配置电路、时钟及复位电路和电源部分。 配置电路 FPGA 的运行，分为调试模式和自运行模式。 调试模式，通过 JTAG 口，将配置代码直接下载到 FPGA 中；自运行模式，则需要将代码写入代码配置芯片，在系统上电的时候，将存储在配置芯片中的代码写入 FPGA 中，由 FPGA 运行代码。 本设计中，设置了上述两种配置方式。 自运行模式采用的串行配置芯片为 EPCS16。 配置电路原理图如图 所示。 系统若配置成功，则发光二极管变亮。 系统配置电路 EP2C35F672 IN[9..0] IN[9..0] 输入控制电路 时钟电源及 复位电路 （动态扫描） D A 转换 端口 保护 VGA 接口电路 RGB VS HS FPGA 基准源 180。 + 信号 输入 237。 状态显示电路 九江学院学士学位论文 11 C F G _ D C L KC F G _ C O N F _ D O N EC F G _ n C O N F IGC F G _ D A T AC F G _ A S D OC F G _ n C EC F G _ n C S OV C C 3 _ 330R 6 030R 6 130R 6 230R 6 3J T A G _ T C KJ T A G _ T D OJ T A G _ T M SJ T A G _ T D IV C C 3 _ 3S W 5C F G _ n C O N F IGC O N F _ R S TV D D 3 _ 3470R 1 410KR 1 5C F G _ n C O N F IGC F G _ n C O N F _ D O N EC F G _ D C L KC F。