基于fpga的高精度脉冲宽度测量毕业论文(编辑修改稿)

基于fpga的高精度脉冲宽度测量毕业论文(编辑修改稿)内容摘要：

图如图 33 所示。 输入信号通过脉冲形成电路进入进行放大与整形（可由放大器与们电路组成），然后送到单片机入口，单片机计数脉冲的输入个数，计数结果经由 LED 数码管显示，从而得到被测信号的参数。 图 33 基于单片机的脉冲宽度测量原理框图 其中单片机可选择 AT89C2051 为核心的脉宽测量装置，充分利用 AT89C2051 单片机内部资源，精确测量连续 N 个脉冲的平均宽 度，减小误差，并利用液晶显示其结果。 AT89C2051 内有两个可编程定时 /计数器。 我们使用 0T 完成定时功能；使用 1T 完成计数功能，当 AT89C2051 的 0NTI 输入待测的脉冲序列时，在脉冲低电平时，引起 0NTI中断，进行定时，计数测脉宽。 因此，测得脉冲序列高电平宽度将待测信号反向一次后输入给 AT89C2051的 0NTI 引起 0NTI 中断。 当脉冲低电平时，每定时 ， AT89C2051的 引脚求反一次，并将求反信号输入到计数器 1T ，作为计数脉冲信号，启动计数器计数，知道输入到 0NTI 的信号变为搞电平为止，外部中断结束。 假设在这段时间内计数器总的计数值为 X ，则所测该脉冲宽度为 )( msXt  式 (34) 将一次测量结果存入相应 RAM 单元中。 若连续测量 N 个脉冲的宽度，则重复上述过程。 将采样结果存入 RAM 区中。 为了避免测量时刻的随机性而造成第一个信号脉冲不定带来的测量误差及防止测量时干扰问题，则连续 2N 次测量，将 2N 次测量结果进行比较，去除一 个最大值，一个最小值，剩余 N 个进行平均，并送到液晶显示器进行结果显示。 基于 FPGA 的脉冲宽度测量 被测信号 单片机计数、控制 LED 显示 6 随着 EDA 技术的迅速发展，在 EDA 软件平台上，根据硬件描述语言 VHDL 完成的设计文件， 自动地完成逻辑编译、化简、分割、综合、优化、布局线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作成了脉冲测量的发展方向。 采用此种发法，设计者的工作仅限于利用软件的方式来完成对系统硬件功能的描述，在EDA 工具的帮助下和应用相应的 FPGA/CPLD 器件，就可以得到最后的设计结果。 通常采用脉 冲计数法，即在待测信号的高电平或低电平用一高频时钟脉冲进行计数，然后根据脉冲的个数计算待测信号宽度，如 图 34 所示。 待测信号相对于计数时钟通常是独立的，其上升、下降沿不可能正好落在时钟的边沿上，因此该法的最大测量误差为一个时钟周期。 例如采用 50MHz 的高频时钟，最大误差为 20ns。 图 34 基于 FPGA 的脉宽测量原理图 脉宽测量方案比较及确定 根据上面介绍的用示波器测量脉冲参数的方法我们可以知道，有时候示波器并不能测出脉冲宽度和及周期，如，当测量低频信号（例如 1Hz 以下低频信号）时， 示波器往往无法读出。 而基于定时 /计数器的内插拓展法的主要缺憾在于 1t 和 2t 的测量过程太缓慢，使整个脉冲宽度测量的速度被限制在很低的水平。 显然，该方法不能实现单脉冲的实时测量，更不能实现脉冲序列的实时、连续测量。 在基于单片机的测量方案中，采用的是传统的数字电路，利用计数器、触发器、锁存器、数码管组成的方案原理简单，功能单一，电路结构复杂，且闸门时间 是固定值，系统稳定性差，量程小。 又由于此设计的时基电路部分采用 555 作为频率源，其本身的精度就不是很高，致使系统精度降低。 通过以上方案对比可得基于 FPGA 的脉冲宽度测量技术的灵活性强，可拓展性好，采用软硬件相结合，基于 FPGA 芯片内部时钟频率可达上百兆，延时小，系统稳定，外围电路简单。 该方案可完全达到设计要求，并且根据实际情况再次基础上海可以加以拓展，如增大量程、提高低频段的精确度等。 基于 FPGA 脉宽测量的相关技术与开发工具 EDA 的简单介绍及主要特征 EDA 的简单介绍 EDA（ Electronic Design Automation）： 电子设计自动化，顾名思义，是一种以计算待测信号 计数时钟 7 机为工具代替人工的数字电子系统。 该技术以计算机为工具来完成数字系统的逻辑综合、布局布线和设计仿真的工作，设计人员只需要完成对系统功能的描述就可以由计算机软件进行进行处理，得到设计结果。 而且修改设计如同修改软件一样方便，可以极大的提高设计效率。 从狭义上来说， EDA 技术是一门多学科融合的新技术。 它的设计载体是大规模可编程逻辑器件、设计工具是大规模可编程器件的开发软件及实验开发系统；其系统逻辑描述的主要表达方式是硬 件描述语言；它的主要工作是用软件方式描述的到硬件的逻辑编译、逻辑简化、逻辑仿真、逻辑分割、逻辑综合、逻辑优化、布局布线、直到完成对于特定目标芯片的适配编译、逻辑映射、编程下载等。 EDA 的主要特征 高层综合的理论与方法取得较大进展，将 EDA 设计层次由 RT 级提高到了系统级（又称行为级），并划分为逻辑综合和测试综合。 逻辑综合就是对不同层次和不同形式的设计描述进行转换，通过综合算法，以具体的工艺背景实现高层目标所规定的优化设计，通过设计综合工具，可将电子系统的高层行为描述转换到底层硬件描述和确定 的物理实现，使设计人员无须直接面对底层电路，不必了解具体的逻辑器件，从而把精力集中到系统行为建模和算法设计上。 测试综合是以设计结果的性能为目标的综合方法，以电路的时序、功耗、电磁辐射和负载能力等性能指标为综合对象。 测试综合是保证电子系统设计结果稳定可靠工作的必要条件，也是对设计进行验证的有效方法。 采取硬件描述语言 HDL 来描述 10 万门以上的设计，并形成了 VHDL 和VerilogHDL 两种标准硬件描述语言。 它们均支持不同层次的描述，使得复杂 IC 的描述规范化，便于传递、交流、保存与修改，也便于重复使用、它们 多应用于子FPGA/CPLD/EPLD 的设计中。 大多数 EDA 软件都兼容这两种标准。 采用平面规划技术逻辑综合物理版图设计进行联合管理，做到在逻辑综合早期设计阶段就考虑到物理设计信息的影响。 通过这些信息，设计者能更进一步进行综合与优化，并保证所有的修改只会提高性能而不会对版图设计带来负面影响。 这在深亚微米级不限延时已成为主要延时的情况下，加速这几过程的收敛成功是有所帮助的。 可测性能综合设计。 随着 ASIC 的规模与复杂性的增加，测试难度与费用急剧上升，由此产生了将可测性电路结构制作在 ASIC 芯片上的想法 ，于是集成到 EDA 系统中。 为带有嵌入 IP 模块（ IP 模）的 ASIC 设计提供软硬件协同系统设计工具。 协同验证弥补了硬件设计和软件设计流程之间的空隙，保证了软硬件之间的同步协调工作。 协同验证时当今系统集成的核心，它以高层系统设计为主导，以性能优化为目标，融合逻辑综合、性能仿真、形式验证和可测性设计。 建立并行设计工程框架结构的集成化设计环境，以适应当今 ASIC 的如下一些特点：数字与模拟电路并存，硬件与软件设计并存，产品上市速度要快。 在这种集成化设计环境中，使用统一的数据管理系统与完善的通讯管理系统，由若 干相关的设计小组共 8 享数据库和知识库，并行地进行设计，而且在各种平台之间可以平滑过渡。 FPGA 的基本结构 FPGA 一般由三种可编程电路和一个存放编程数据的 SRAM 组成。 这三种可编程电路是：可编程逻辑块 CLB、输入输出逻辑块 IOB 和互联资源 IR。 可编程逻辑块 CLB CLB 是 FPGA 的主要组成部分，是实现逻辑功能的基本单元。 XC4000 系列的 CLB主要由逻辑函数发生器、触发器、数据选择器等电路组成。 CLB 有三个逻辑函数发生器G、 F 和 H，相应输出是 G´、 F´和 H´。 逻 辑函数发生器 G 和 F 的输入变量分别是 G G G G1 和 F F F F1 和 F均为查表结构，其工作原理类似于 ROM，通过查找 ROM 中的存储器，就可以得到任意组合逻辑输出，逻辑函数发生器 G 和 F 还可以作为器件内高速 RAM 减小的可读 /存储器使用，它由信号变换电路设置存储功能有效时， G 和 F 作为组合逻辑发生器使用；当信号变换电路设置存储功能无效时， G 和 F 作内部存储器使用，此时 F1— F4 和 G1—G4 相当于地址输入信号 A0— A3，以选择存储器中的特定存储单元。 逻辑函数发生器 H有三个输入，分别来自 G´、 F´和信号变换 电路的输出 H1，这个函数发生器能实现三输入变量的各种组合逻辑函数。 G、 F 和 H 组合起来，可实现多达 9 变量的组合逻辑函数。 CLB 中有两个边沿出发的 D 触发器，它们有公共的时钟和时钟使能输入端。 S/R 控制电路可分别对两个触发器异步置位和复位，每个 D 触发器可以配置成上升沿触发。