基于fpga的数据采集系统电路设计_毕业设计论文(编辑修改稿)

基于fpga的数据采集系统电路设计_毕业设计论文(编辑修改稿)内容摘要：

器、 8 位 D/A 转换电路及转换控制电路构成。 它因为 价格低廉、接口简单、转换控制容易等优点， 而 得到 了 广泛的应用 [7]。 DAC0832 的主要参数有： 8位。 1us。 177。 1LSB。 10~+10V。 +5~+15V。 输入与 TTL 兼容。 它的内部逻辑结构如图 所示： 图 DAC0832 内部逻辑结构 DAC0832 引脚排列如图 所示： 基于 FPGA 的数据采集系统电路设计 9 图 引脚排列 CS：片选信号输入线（选通数据锁存器），低电平有效。 WR1：数据锁存器写选通输入线，负脉冲（脉宽应大于 500ns）有效。 AGND：模拟信号地。 D0～ D7： 8 位数据输入线。 VREF：基准电压输入线，范围为 10V～ +10V。 Rfb：反馈信号输入线， 可通过 改变 Rfb 端外接电阻值 来 调整转换满量程精度。 DGND：数字信号地。 IOUT1：电流输出端 1，其值随 DAC 寄存器的内容线性变化。 IOUT2：电流输出端 2，其值与 IOUT1 值之和为一常数。 XFER：数据传输控制信号输入线，低电平有效。 WR2： DAC 寄存器选通输入线，负脉冲（脉宽应大于 500ns）有效。 ILE：数据锁存允许控制信号输入线，高电平有效。 VCC：电源输入端，范围为 +5V～ +15V。 本实验用的是 +5V。 DAC0832 的输出放大和滤波电路采用 TL082 芯片搭建。 TL082 是一通用 JFET 双运算放大器。 它的内部结构和引脚排列如图 所示 [8]： 图 TL082 内部结构和引脚排列 TL082 为 8引脚双列直插式封装，各引脚含义如下： （ 1） Output 1—— 输出 1； （ 2） Inverting input 1—— 反向输入 1； （ 3） Noninverting input 1—— 正向输入 1； （ 4） Vcc—— 电源 12V； 基于 FPGA 的数据采集系统电路设计 10 （ 5） Noninverting input 2—— 正向输入 2； （ 6） Inverting input 2—— 反向输入 2； （ 7） Output 2—— 输出 2； （ 8） Vcc+—— 电源 +12V。 系统的数据输出电路部分原理图如图 ： 图 系统数据输出模块电路 按键控制模块 系统采用两个按键开关设计正 /负电平输入信号电路，作按键控制模块。 一个按键控制 CLR，另一个按键控制 WREN。 两个按键开关电路如图 所示： 图 系统按键控制模块电路 系统实物如图 所示： 基于 FPGA 的数据采集系统电路设计 11 图 系统实物图 在画 PCB 的时候，用大面积覆铜，有助于美观和节约实验器材。 系统 PCB图见附录一。 软件设计 ADCINT 设计 ADCINT 是控制 0809 的采样状态机。 由 ADC0809 驱动程序生成的 原理图如图 所示： 图 ADCINT ADCINT 仿真图如图 所示： 基于 FPGA 的数据采集系统电路设计 12 图 ADCINT 仿真图 CNT10B 设计 CNT10B 中有一个用于 RAM 的 9 位地址计数器，它的工作时钟 CLK0 由 WREN控制： 当 WREN=‘ 1’时， CLK0=LOCK0， LOCK0 来自于 ADC0809 采样控制器，这时处于采样允许阶段， RAM 的地址锁存时钟 inclock=CLKOUT=LOCK0；这样每当一个LOCK0 的脉冲通过 ADC0809 时采到一个数据，并将它存入 RAM 中。 当 WREN=‘ 0’时，采样禁止，允许读出 RAM 中的数据。 把示波器接到 DAC0832的输出端就能看到波形。 CNT10B 原理图如图 所示： 图 CNT10B RAM8 设计 RAM8 是 LAM_RAM，它有 8 位数据线和 9 位地址线。 WREN 是写时能，高电平有效。 RAM8 原理图如图 所示： 图 RAM8 基于 FPGA 的数据采集系统电路设计 13 时钟控制设计 由芯片 EP2C8Q208C8N 产生的 20MHz 的时钟做输入，经过分频以后，一路输出与芯片 EP2C8Q208C8N 的 169 引脚相连的 500KHz 的时钟，另一路则输出给ADC0809 供电的 10KHz 的时钟。 时钟控制原理图如图 所示： 图 时钟控制 系统顶层设计 系统顶层原理框图如图 ，图中 D为 8 位数据输入， CLK 为系统时钟输入信号频率，由系统时钟信号输入电路控制。 Q为 RAM8 的 8位输出，与 DAC0832相接。 图 系统顶层原理框图 系统顶层仿真图如图 ： 基于 FPGA 的数据采集系统电路设计 14 图 系统顶层仿真图 系统引脚锁定示意图如图 所示： 图 系统各 模块 VHDL 程序见附录二。 第三章 系统软硬件调试 根据系统总体要求，把写好的 VHDL 程序进行引脚锁定，综合，适配，编程下载，调试。 将线性电源模块、数据采集模块、 FPGA 模块 、 数据输出模块 及按键控制模块 连接好，时钟频率由系统时钟信号输入电路提供，然后通过 JTAG 下载模式在线 将生成的配置文件写入芯片中 ，如图 所示： 基于 FPGA 的数据采集系统电路设计 15 图 程序下载 通过反复调试、修改、功能验证确认无误后，用示波器探头接 DAC0832 输出端。 测得的实验数据 见表 1： 表 1 系统测试数据 输入波形的频率 输出波形的频率 Hz Hz Hz Hz Hz Hz Hz Hz Hz Hz Hz Hz Hz Hz Hz Hz Hz 测得的数据范围从 Hz 到 Hz，平均相对误差为 ，具有较高的精度，基本达到了设计要求。 结论 本设计从可编程逻辑 器件（ FPGA）着手，用 VHDL语言，结合 ADC080 DAC083TL082 等芯片实现了数据采集与输出。 首先通过对数据采集原理进行分析，总体上提出实现数据采集与输出方案，通过 CNT10B 和 RAM8 等模块的设计，用 FPGA 实现了数据的采集与输出，并完成了软硬件设计和调试。 其放大电路和滤波电路用的芯片是 TL082，其放大倍数合适，低通滤波性能较好，输出波形较为平滑。 基于 FPGA 的数据采集系统电路设计 16 同时，设计中还存在一些不足之处，主要表现在以下几个方面。 第一，外围电路的数据采集模块不够理想，成为影响波形输出的主要因素，可以用更好的AD 芯。