基于fpga的汉明码译码器的设计毕业设计论文(编辑修改稿)

基于fpga的汉明码译码器的设计毕业设计论文(编辑修改稿)内容摘要：

层次显示窗口或将其带至前台。  ：打开平面图编辑器或将其带至前台。  ：打开编译器窗口或将其带至前台。  ：打开仿真器窗口或将其带至前台。  ：打开时序分析器窗口或将其带至前台。  ：打开编程器窗口或将其带至前台。  ：指定工程名。  ：将工程名设置为和当前文件名一样。  ：打开当前工程的顶层设计文件或将其带至前台。  ：保存所有打开的编译器输入文件，并检查当前工程的语法和其他基本错误。  ：保存工程内所有打开的设计文件，并启动编译器。  ：保存工程内所有打开的仿真器输入文件，并启动仿真器。 图 24 Quartus II 编辑输入原理图界面 Quartus II 的优点：该软件界面友好，使用便捷，功能强大，是一个完全集成化的大连交通大学信息工程学院 20xx届 本科生毕业设计（论文） 8 可编程逻辑设计环境，是先进的 EDA 工具软件。 该软件具有开放性、与结构无关、多平台、完全集成化、丰富的设计 库、模块化工具等特点 ， 支持原理图、 VHDL、 Verilog HDL以及 AHDL（ Altera Hardware Description Language）等多种设计输入形式，内 部 嵌有综合器以及仿真器，可以完成从设计输入到硬件配置的完整 PLD 设计流程。 Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl 脚本完成设计外， 还 提供了完善的用户图形界面设计方式。 具有运行速度快，界面统一，功能集中，易学易用等特点。 Quartus II 对 软硬 器件的支持 ： Quartus II 支持 Altera 公司的 MAX 3000A 系列、MAX 7000 系列、 MAX 9000 系列、 ACEX 1K 系列、 APEX 20K 系列、 APEX II 系列、FLEX 6000 系列 等 ，支持 MAX7000/MAX3000 等乘积项器件。 支持 MAX II CPLD 系列、Cyclone系列、 Cyclone II、 Stratix II系列、 Stratix GX系列等。 支持 IP核，包含了 LPM/Mega Function 宏功能模块库，用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。 此外， Quartus II 通过和 DSP Builder 工具与 Matlab 和 Simulink 相结合，可以方便地实现各种 DSP 应用系统；支持 Altera 的片上可编程系统（ SOPC）开发，系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。 Quartus II 对第三方 EDA 工具的支持 ： 对第三方 EDA 工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三 方 EDA 工具。 Altera 的 Quartus II 可编程逻辑软件属于第四代 PLD 开发平台。 该平台支持一个工作组环境下的设计要求，其中包括支持基于 Inter的协作设计。 Quartus平台与 Cadence、 Exemplar Logic、 Mentor Graphics、Synopsys 和 Synplicity 等 EDA 供应商的开发工具相兼容。 改进了软件的 Logic Lock 模块设计功能，增添了 Fast Fit 编译选项，推进了网络编辑性能， 并 且提升了调试能力。 Quartus II 设计软件提供完整的多平台设计环境，可以很轻松地满足特定设计的需要。 它是可编程片上系统 (SOPC)设计的综合性环境，拥有 FPGA 和 CPLD 设计的所有阶段的解决方案。 与其它 EDA 软件相比较 Quartus II 软件 的特点主要包括 : (1) 可利用原理图、结构框图、 Verilog HDL、 AHDL 和 VHDL 完成电路描述，并将其保存为设计实体文件。 (2) 芯片 (电路 )平面布局连线编辑。 (3) Logic Lock 增量设计方法， 使 用户可建立并优化系统，然后添加对原始系统的性能影响较小或无影响的后续模块。 (4) 功能强大的逻辑综合工具。 (5) 完备的电路功能仿真与时序逻辑分析。 (6) 定时和 时序分析与关键路径延时分析。 (7) 使用 Signal Tap II 逻辑分析工具进行嵌入式的逻辑分析。 (8) 支持软件源文件的添 加和创建，并将它们链接起来生成编程文件。 (9) 使用组合编译方式可一次完成整体设计流程。 (10)自动定位编译 的 错误。 (11)高效的编程与验证工具。 (12)可读 入 标准的 EDIF 网表文件、 VHDL 网表文件和 Verilog 网表文件。 (13)能生成第三方 EDA 软件使用的 VHDL 网表文件和 Verilog 网表文件。 Verilog 的简介 Quartus II 设计软件 经常使用 Verilog HDL 和 VHDL 这两种硬件描述语言来进行设计 ，同时 Verilog HDL 和 VHDL 也 是目前世界上最流行的两种硬件描述语言（ HDL：大连交通大学信息工程学院 20xx届 本科生毕业设计（论文） 9 Hardware Description Language），均为 IEEE 标准，被广泛地应用于基于可编程逻辑器件的 项 目 开 发。 二 者 都 是 在 20 世纪 80 年 代 中 期 开 发 出 来 的 ， 前 者 由Gateway Design Automation 公司（该公司于 1989 年被 Cadence 公司收购）开发，后者由美国军方 所 研发。 Verilog HDL是由 GDA(Gateway Design Automation)公司的 PhilMoorby 在 1983 年 末首创的，最初只 是 设计了一个仿真与验证工具，之后又陆续开发了相关的故障模拟与时序分析工具。 1985 年 Moorby 推出它的第三个商用仿真器 VerilogXL， 获得了巨大的成功，从而使得 Verilog HDL 迅速得到推广 和 应用。 1989 年 CADENCE 公司收购了 GDA公司，使得 Verilog HDL成为了该公司的独家专利。 1990 年 CADENCE 公司公开发表了Verilog HDL， 并成立 LVI 组织以促进 Verilog HDL 成为 IEEE 标准，即 IEEE Standard 13641995。 Verilog HDL 在语言描述风格上传承了上一代硬件描述语言的解释风格，所以描述的器件在编译和综合时适应能力强，系统可以自动优化。 虽然对应语言的解读性能较弱 ， 但是仿真以后的纠错能力强。 Verilog HDL 在模型上注重结构和数据的解释 ，所以得到 EDA 生产厂商的喜爱， Verilog HDL 成为了一种开放的商业 EDA 语言。 Verilog HDL 既是一种行为描述的语言也是一种结构描述的语言。 这也就是说，既可以用电路的功能描述也可以用元器件和它们之间的连接来建立所设计电路的 Verilog HDL 模型。 Verilog 模型可以是实 际电路的不同级别的抽象。 这些抽象的级别和它们对应的模型类型共有以下五种： （ 1） 系统级 (system):用高级语言结构实现设计模块的外部性能的模型。 （ 2） 算法级 (algorithm):用高级语言结构实现设计算法的模型。 （ 3） RTL级 (Register Transfer Level):描述数据在寄存器之间流动和如何处理这些数据的模型。 （ 4） 门级 (gatelevel):描述逻辑门以及逻辑门之间的连接的模型。 （ 5） 开关级 (switchlevel):描述器件中三极管和储存节点以及它们之间连接的模 型。 Verilog HDL 常 用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。 被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。 数字系统能够按层次描述，并可在相同描述中 显示 进行时序建模 [14]。 Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。 所有这些都使用同一种建模语言。 此外， Verilog HDL 语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计 ，包括模拟的具体控制和运行。 Verilog HDL 语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。 因此，用这种语言编写的模型能够使用 Verilog 仿真器进行验证。 语言从 C 编程语言中继承了多种操作符和结构。 Verilog HDL 提供了扩展的建模能力，其中许多扩展最初很难理解。 但是， Verilog HDL 语言的核心子集非常易于学习和使用，这对大多大连交通大学信息工程学院 20xx届 本科生毕业设计（论文） 10 数建模应用来说已经足够 了。 Verilog 的主要功能 作为 一种硬件描述语言， Verilog HDL 可以直接描述硬件结构，也可以通过描述系统行为 来 实现建模。 Verilog HDL 的主要特点和功能有 以下几点 ： （ 1） 描述基本逻辑门，如 and、 or等基本逻辑门都内置在语言中，可以直接调用。 （ 2） 描述基本开关模型，如 nmos、 pmos 和 s 等基本开关都可以直接调用。 （ 3） 允许用户定义基元（ UDP），这种方式灵活有效，用户定义的基元既可以是组合逻辑也可以是时序逻辑。 （ 4） Verilog HDL 中 有 两种数据类型，线网数据类型和寄存器数据类型。 线网类型表示构件 间的物理连线，而寄存器类型表示抽象的数据存储元件。 （ 5） 能够描述层次设计，可使用模块实例结构描述任何层次。 （ 6） 设计的规模可以是任意的，语言不对设计的规模（大小）施加任何限制。 （ 7） Verilog HDL 语言的描述能力可以通过使用编程接口（ PLI）进一步扩展。 PLI是允许外部函数访问 Verilog HDL 模块内信息，允许设计者与模拟器交互的例程集合。 （ 8） 设计能够在多个层次上加以描述，从开关级、门级、寄存器传送级（ RTL）到算法级，报括进程和队列级。 （ 9） 能够使用内置开关级原语 ， 在开关级 对设计 进行 完整建模。 （ 10） 同一语言可用于生成模拟激励和指定测试的验证 的 约束条件。 （ 11） Verilog HDL 不仅能够在 RTL 上进行设计描述，而且能够在体系结构级和算法级 的 行为上进行设计描述。 （ 12） 能够使用门和模块实例化语句在结构级 上 进行结构描述。 （ 13） Verilog HDL 具有混合方式建模的能力，即设计中每个模块均可以在不同设计层次上建模。 （ 14） Verilog HDL具有内置 算术运算符、逻辑运算符、位运算符。 （ 15） 用延迟表达式或事件表达式来明确地控制过程的启动时间。 （ 16） 通过命名的事件来触发其它过程里的激活行为或停止行为。 （ 17） 可描述顺序执行或并行执行的程序结构，并且提供了条件、 ifelse、 case、循环程序结构。 Verilog的基 础 语法 Verilog 的设计初衷是成为一种基本语法与 C 语言 相近的硬件描述语言。 这是因为 C语言在 Verilog 设计之初，已经在许多领域 中 得到广泛应用， C 语言的许多语言要素已经被许多人 所 习惯。 一种与 C 语言相似的硬件描述语言，可以让电路设计人员更容易学习和接受。 不过， Verilog 与 C 语言还是存在许多差别。 另外，作为一种与普通计算机编程语言不同的硬件描述语言，它还具有一些独特的语言要素，例如向量形式的线网和寄存器、过程中的非阻塞赋值等。 总的来说，具备 C 语言的设计人员将能够很快掌握 [7]。 大连交通大学信息工程学院 20xx届 本科生毕业设计（论文） 11 Verilog 的基本设计单元是 “ 模块 ” (block)。 一个模块是由两部分组成：一部分描述接口信息，另一部分描述逻辑功能，即定义输入是如何影响输出的。 根据常见的 Verilog HDL 程序 可以总结出以下特征 [14]: (1) Verilog HDL 程序是由模块 所 构成的。 每个模块的内容都是嵌在 module 和 endmodule 这 两个语句之间 的 ，每个模块实现特定的功能，模块是可以进行层次嵌套的。 (2) 每个模块首先要进行端口定义，并说明输入 (input)和输出 (output)，然后对模块 的功能进行逻辑描述。 (3) Verilog HDL 程序的书写格式自由，一行可以写几个语句，一个语句也可以分多行 写。 (4) 除了 endmodule 语句外，每个语句的最后必须 要加 分号。 (5) 可以用 /* „ */和 / / „ 对 Verilog HDL 程序的任何部分作注释。 由此我们可 以得出 Verilog HDL 语言的基础语法 有以下几点 [14]： 首先， Verilog HDL 程序是由模块构成的。 Verilog HDL 结构完全嵌在 module 和endmodule 声明语句之间， 每个模块实现特定的功能，模块是可以进行层次嵌套的。 每个Verilog 程序包括 4 个主要部分 ： 端口定义， I/0。