基于fpga的复指数转换模块设计_毕业设计论文(编辑修改稿)内容摘要:
endcase end else begin phase_in_reg=1639。 h0000。 end end always @(posedge clk or negedge rst_n) begin if(!rst_n) begin x0=1639。 h0000。 y0=1639。 h0000。 z0=1639。 h0000。 end else if(ena==139。 b1) begin //m=1,旋转模式 (这种模式可以用来计算一个输入角的正弦值和余弦值 ) //x0=k,模校正因子的值 //y0=0 //z0=phase_in x0 = 1639。 h4DBA。 //define aggregate constant Xi=1/P=1/=(Xi=2^7*P=1639。 h4DBA) y0 = 1639。 h0000。 z0 = phase_in_reg。 end else begin x0=1639。 hzzzz。 y0=1639。 hzzzz。 z0=1639。 hzzzz。 end end //level_1(第一级迭代 ) always @(posedge clk or negedge rst_n) begin if(!rst_n) begin x1=1639。 h0000。 y1=1639。 h0000。 z1=1639。 h0000。 end else if(ena==139。 b1) begin if(z0[15]==139。 b0) //当前的相位值是正的 begin x1 = x0 y0。 y1 = y0 + x0。 z1 = z0 1639。 h2020。 //45deg end else //当前的相位值是负的 begin x1 = x0 + y0。 y1 = y0 x0。 z1 = z0 + 1639。 h2020。 //45deg end end else begin x1=1639。 hzzzz。 y1=1639。 hzzzz。 z1=1639。 hzzzz。 end end //level_2(第二级迭代 ) always @(posedge clk or negedge rst_n) begin if(!rst_n) begin x2=1639。 h0000。 y2=1639。 h0000。 z2=1639。 h0000。 end else if(ena==139。 b1) begin if(z1[15]==139。 b0) //当前的相位值是正的 begin x2 = x1 {y1[DATA_WIDTH1],y1[DATA_WIDTH2:1]}。 //y1 向右移一位且最高位不变 y2 = y1 + {x1[DATA_WIDTH1],x1[DATA_WIDTH2:1]}。 //x1 向右移一位且最高位不变 z2 = z1 1639。 h12E4。 // end else //当前的相位值是负的 begin x2 = x1 + {y1[DATA_WIDTH1],y1[DATA_WIDTH2:1]}。 y2 = y1 {x1[DATA_WIDTH1],x1[DATA_WIDTH2:1]}。 z2 = z1 + 1639。 h12E4。 // end end else begin x2=1639。 hzzzz。 y2=1639。 hzzzz。 z2=1639。 hzzzz。 end end //level_3(第三级迭代 ) always @(posedge clk or negedge rst_n) begin if(!rst_n) begin x3=1639。 h0000。 y3=1639。 h0000。 z3=1639。 h0000。 end else if(ena==139。 b1) begin if(z2[15]==139。 b0) begin x3 = x2 {{2{y2[DATA_WIDTH1]}},y2[DATA_WIDTH2:2]}。 y3 = y2 + {{2{x2[DATA_WIDTH1]}},x2[DATA_WIDTH2:2]}。 z3 = z2 1639。 h09FB。 // end else begin x3 = x2 + {{2{y2[DATA_WIDTH1]}},y2[DATA_WIDTH2:2]}。 y3 = y2 {{2{x2[DATA_WIDTH1]}},x2[DATA_WIDTH2:2]}。 z3 = z2 + 1639。 h09FB。 // end end else begin x3=1639。 hzzzz。 y3=1639。 hzzzz。 z3=1639。 hzzzz。 end end //level_4(第四级迭代 ) always @(posedge clk or negedge rst_n) begin if(!rst_n) begin x4=1639。 h0000。 y4=1639。 h0000。 z4=1639。 h0000。 end else if(ena==139。 b1) begin if(z3[15]==139。 b0) begin x4 = x3 {{3{y3[DATA_WIDTH1]}},y3[DATA_WIDTH2:3]}。 y4 = y3 + {{3{x3[DATA_WIDTH1]}},x3[DATA_WIDTH2:3]}。 z4 = z3 1639。 h0511。 // end else begin x4 = x3 + {{3{y3[DATA_WIDTH1]}},y3[DATA_WIDTH2:3]}。 y4 = y3 {{3{x3[DATA_WIDTH1]}},x3[DATA_WIDTH2:3]}。 z4 = z3 + 1639。 h0511。 // end end else begin x4=1639。 hzzzz。 y4=1639。 hzzzz。 z4=1639。 hzzzz。 end end //level_5(第五级迭代 ) always @(posedge clk or negedge rst_n) begin if(!rst_n) begin x5=1639。 h0000。 y5=1639。 h0000。 z5=1639。 h0000。 end else if(ena==139。 b1) begin if(z4[15]==139。 b0) begin x5 = x4 {{4{y4[DATA_WIDTH1]}},y4[DATA_WIDTH2:4]}。 y5 = y4 + {{4{x4[DATA_WIDTH1]}},x4[DATA_WIDTH2:4]}。 z5 = z4 1639。 h028B。 // end else begin x5 = x4 + {{4{y4[DATA_WIDTH1]}},y4[DATA_WIDTH2:4]}。基于fpga的复指数转换模块设计_毕业设计论文(编辑修改稿)
相关推荐
EEPROM TH 用户字节 1* TL 用户字节 2* 配置寄存器 * 图 33 DS18B20 的存储器 北华航天工业学院毕业论文 10 DS18B20 的时序 与 DS18B20 间的任何通讯都需要以初始化序列开始,一个复位脉冲跟着一个存在脉冲表明 DS18B20 已经准备好发送和接收数据。 在初始化序列期间,总线控制器拉低总线并保持 480us 以发出( TX)一个复位脉冲,然后释放总线
uage)等多种设计输入形式,内嵌自有的综合器以及仿真器,可以完成从设计 输入到硬件配置的完整 PLD 设计流程。 2. 具有运行速度快,界面统一,功能集中,易学易用等特点。 3. Quartus II 支持 Altera 的 IP 核,包含了 LPM/MegaFunction 宏功能模块库,使用户可以充分利用成熟的模块,简化了设计的复杂性、加快了设计速度。 4. 可以方便地实现各种 DSP
外,由于整个 SDRAM控制器用 VHDL语言编写,只要对其进行简单的修改就可以满足不同的需求,具有很强的灵活性。 配置方式及其特 点、用途 现场可编程门阵列 FPGA是一种高密度可编程逻辑器件,其逻辑功能是通过把设计生成的数据文件配置进芯片内部的静态配置数据存储器( SRAM)来实现的,具有可重复编程性,可以灵活实现各种逻辑功能。 由于 SRAM的易失性,每次系统上电时必须重新配置数据,即
及新近开发的 VXI 模块。 由于 VXI 总线的逐渐成熟和对测量仪器的高要求,在很多领域需要使用 VXI 系统测量产生复杂的波形, VXI 的系统资源提供了明显的优越性,但由于开发 VXI 模块的周期长,而且需要专门的 VXI 机箱的配套使用,使得波形发生器 VXI 模块仅限于航空、军事及国防等大型领域。 在民用方面, VXI 模块远远不如台式仪器更为方便。 ,台式仪器在走了一段下坡路之后
构体( Architecture) 结构体用于描述所设计芯片的逻辑功能。 它用于描述系统的数据流程、系统的行为,以及系统的数据构成形式。 在该部分, VHDL 语句的主要功能是指明所设计的芯片实现什么具体的功能,以及元件的 内部联系和连线。 通常情况,结构体对于输入输出的关系有三种方式进行描述:行为描述、寄存器传输描述、和结构描述,不同的描述方式仅仅是体现在所编写的语句上
管,由于其响应频率很高,速度快又比较容易实现。 所以其对应的电路图是: 图 26 PIN 光电二极管的电路图及其放大电路 至此讲解了传感器的三个模块: DAC8571, LD, Ge 薄膜, PIN 光电二极管,以及一些用于电路信号放大的电路图。 通过这三个模块就能够得到我们想要的信号外界一些参量的电信号。 然而 FPGA 不能够 识别模拟信号所以需要把电信号转化成数字信号。