基于fpga的函数信号发生器设计_毕业设计(编辑修改稿)

基于fpga的函数信号发生器设计_毕业设计(编辑修改稿)内容摘要：

及新近开发的 VXI 模块。 由于 VXI 总线的逐渐成熟和对测量仪器的高要求，在很多领域需要使用 VXI 系统测量产生复杂的波形， VXI 的系统资源提供了明显的优越性，但由于开发 VXI 模块的周期长，而且需要专门的 VXI 机箱的配套使用，使得波形发生器 VXI 模块仅限于航空、军事及国防等大型领域。 在民用方面， VXI 模块远远不如台式仪器更为方便。 ，台式仪器在走了一段下坡路之后，又重新繁荣起来。 不过现在新的台式仪器的形态，和几年前的己有很大的不同。 这些新一代台式仪器具有多种特性，可以执行多种功能。 而且外形尺寸与价格，都比过去的类似产品减少了一半。 国外波形发生器产品介绍 早在 1978 年，由美国 Wavetek 公司和日本东亚电波工业公司公布了最高取样频率为5MHz，可以形成 256 点 (存储长度 )波形数据，垂直分辨率为 8bit，主要用于振动、医疗、材料等领域的第一代高性能信号源。 经过将近 30 年的发展，伴随着电子元器件、电路 、及生产设备的高速化、高集成化，波形发生器的性能有了飞速的提高，其变得操作越来越简单，而输出波形的能力越来越强。 波形操作方法的好坏，是由波形发生器控制软件质量保证的，编辑功能增加的越多，波形形成的操作性越好。 本设计的主要工作 本文在广泛收集相关资料的基础上，对直接数字频率合成技术进行了深入研究，采用可编程逻辑器件完成了本次设计。 主要工作如下： FPGA 的 DDS 模块设计 采用 Altera 公司的的 EP2C35F672C8 芯片作为产生波形数据的主芯片，通过硬件编程徐州工程学院毕业设计 (论文 ) 3 语言实现 DDS 模块电路，这部分工作 需要熟悉 DDS 原理， FPGA 的开发流程， Verilog 语言编程以及 QuartusⅡ开发环境。 利用硬件编程语言设计乘法器，实现波形的幅度调制功能。 ROM 设计 ROM 的初始化文件设计，利用 MegaWizard PlugIn Manager 定制正弦信号数据 ROM。 徐州工程学院毕业设计 (论文 ) 4 2 系统基本原理 函数 信号 发生器的几种实现方式 任意波形发生器 的 实现方案主要有程序控制输出、 DMA 输出、可变时钟计数器寻址和直接数字频率合成等多种方式。 程序控制输出方式 计算机根据波形 的函数表达式，计算出一系列波形数据瞬时值，并定时地逐个传送给D/A 转换器，合成出所需要的波形。 这种方式具有电路简单、实现方便等特点。 但数据输出定时不准确，会影响信号的频率和相位。 波形数据输出依靠指令的执行来完成，当需要同时输出多个信号时，相邻信号通道的输出存在时间差，受计算机运行速度的限制，输出信号的频率较低。 DMA 输出方式 DMA(direct memory aecess)方式输出不依赖于程序的执行，由 DMA 控制器申请总线控制权，通过地址总线给出存储器的地址信号，同时选通存储器和 D/A 转换器 ，在两者之间建立直接的数据通道，使存储器相应单元中的波形数据传送给 D/A 转换器转换后输出信号。 DMA 方式输出信号，可以大大提高信号的数据输出速率。 但也存在一些问题，如波形输出期间，微处理器因为失去了总线控制权，无法进行其他操作。 在一个 DMA 操作中，只能在一个 D/A 转换器和存储器之间传送数据，无法实现多通道的信号输出。 可变时钟计数器寻址方式 采用可变时钟计数器寻址波形存储器表，该方法是一种传统型任意波形发生器。 原理框图如图 21 所示。 可 变 时 钟 源 计 数 器 波 形 存 储 器 D / A 转 换 器 低 通 滤 波 器 图 21 可变时钟计数器寻址的任意波形发生器 图中的计数器实际上是一个地址发生器，计数器的触发时钟脉冲由一个频率可以控制的频率发生器产生，通过改变频率发生器的频率设置值，实现调整计数器产生的地址变化速率，从而改变输出的任意波形的频率。 计数器产生的地址码提供读出存储器中波形数据所需要的地址信号，波形数据依次读出后送至高速 D/A 转换器，将之转变为模拟量，经低通滤波器后输出所需的波形。 可见传统的任意波形发生器采用可变时钟和计数器寻址波形存储器表，此方法的优点是产生的地址连续，输出波形质量高。 但其取样时频率较高，对硬件 的要求也较高，而且常需多级分频或采用高性能的锁相环，其中分频式的任意波形发生器频率分辨率低，锁相式的任意波形发生器频率切换速度慢。 直接数字频率合成方式 徐州工程学院毕业设计 (论文 ) 5 DDS(direct digital synthesizer)是在一组存储器单元中按照信号波形数据点的输出次序存储了将要输出波形的数据，在控制电路的协调控制下，以一定的速率，周而复始地将波形数据依次发送给 D/A 转换器转换成相应的模拟信号。 由于用硬件电路取代了计算机的控制，信号输出稳定度高。 如需更新输出信号，不必改动任何线路和元器件，只需改写存储器 中的波形数据即可。 更主要的是，可以将微处理器从信号输出的负担中解脱出来。 如图22 为其工作流程图。 频 率 信 号 源 频 率 控 制 地 址 发 生 器 D / A 转 换 滤 波 器波 形 存 储 器频 率 设 置波 形 数 据 设 置 图 22 直接数字频率合成方式的任意波形发生器 基于对函数 信号 发生器的几种实现方式的了解，本文选择方便调频、调幅的直接频率合成 DDS 技术来实现函数信号发生器。 频率合成器简介 频率合成技术概述 频率合成器是现代电子系统的重要组成部分，它作为电子系统的“心脏”，在通信、雷达、电子对抗、导航、仪器仪表等许多领域中得到广泛的应用。 频率合成理论 早在 30年代就开始提出，迄今为止已有 70 年的发展历史。 所谓的频率合成就是将一个高精度和高稳定度的标准参考频率，经过混频、倍频与分频等对它进行加、减、乘、除的四则运算，最终产生大量的具有同样精确度和稳定度的频率源。 频率合成大致经历了三个主要阶段：直接频率合成、采用锁相技术的间接频率合成、直接数字频率合成。 早期的频率合成方法称为直接频率合成。 它利用混频器、倍频器、分频器与带通滤波器来完成四则运算。 直接频率合成能实现快速频率变换、几乎任意高的频率分辨力、低相位噪声及很高的输出频率。 缺点是直接合成由于使用了大量硬 件设备如混频器、倍频器、分频器、带通滤波器等，因而体积大、造价高。 此外寄生输出大，这是由于带通滤波器无法将混频器产生的无用频率分量滤尽。 而且频率范围越宽，寄生分量也就越多。 而这些足以抵消其所有优点。 直接频率合成技术的固有缺点在间接频率合成技术中得到了很好的改善。 间接频率合徐州工程学院毕业设计 (论文 ) 6 成又称锁相频率合成，采用锁相环路 (PLL)技术对频率进行四则运算，产生所需频率。 锁相环路 (PLL)是一个能够跟踪输入信号相位的闭环自动控制系统。 早在 1932 年 DeBellescize提出的同步检波理论中首次公布发表了对锁相环路的描述。 但是 由于其复杂的技术原理直到 1947 年锁相环路才第一次用于电视接收机水平和垂直的同步扫描。 它的跟踪性能及低噪声性能得到人们的重视得到迅速发展。 它在无线电技术的各个领域得到了很广泛的应用。 但是锁相频率合成器也存在一些问题，以致难于满足合成器多方面的性能要求，主要表现在高频率分辨率与快速转换频率之间的矛盾。 直接数字频率合成即 DDS，它是目前最新的产生频率源的频率合成技术。 这种技术是用数字计算机和数模变换器来产生信号完成直接数字频率合成的办法，其是目前最新的产生频率源的频率合成技术。 这种技术是用数字计算机和数模 变换器来产生信号，完成直接数字频率合成的办法或者是用计算机求解一个数字递推关系式，或者是查阅表格上所存储的波形值。 目前用的最多的是查表法。 这种合成技术具有相对带宽很宽，频率切换时间短 (ns 级 )，分辨率高 (uHz)，相位变化连续，低相位噪声和低漂移，数字调制功能，可编程及数字化易于集成，易于调整等一系列性能指标远远超过了传统频率合成技术所能达到的水平，为各种电子系统提供了优于模拟信号源性能的高质量的频率源。 目前它正朝着系统化，小型化、模块化和工程化的方向发展，性能越来越好，使用越来越方便，是目前应用最广泛的频 率合成器之一。 频率合成器主要指标 信号源的一个重要指标就是能输出频率准确可调的所需信号。 一般传统的信号发生器采用谐振法，即用具有频率选择性的正反馈回路来产生正弦振荡，获得所需频率信号，但难以产生大量的具有同一稳定度和准确度的不同频率。 利用频率合成技术制成的信号发生器，通常被称为频率合成器。 频率合成器既要产生所需要的频率，又要获得纯净的信号。 频率合成器的主要指标如下： (fmin~fmax)：指的是输出的最小频率和最大频率之间的变化范围。 ：指的是输出频率在一定时间间 隔内和标准频率偏差的数值，它分长期、短期和瞬时稳定度三种。 ：指的是输出频率的最小间隔。 ：指的是输出由一种频率转换成另一频率的时间。 ：频谱纯度以杂散分量和相位噪声来衡量，杂散分量为谐波分量和非谐波分量两种，主要由频率合成过程中的非线性失真产生，相位噪声是衡量输出信号相位抖动大小的参数。 ：指的是频率合成器是否具有调幅 (AM)、调频 (FM)、调相 (PM)等功能。 DDS 原理 徐州工程学院毕业设计 (论文 ) 7 DDS 是一种全数字的频率合成方法，其基本结构主要由相位累加器、波形 ROM、 D/A转换器和低通滤波器四个部分构成，如图 23 所示。 相 位 累 加 器 波 形 R O M D / A 转 换 器 低 通 滤 波 器Nf oKf c 图 23 DDS 结构原理图 相位累加器 相位累加器由一个 N 位的加法器和一个 N 位的寄存器构成，通过把上一个时钟的累加结果反馈回加法器的输入端而实现累加功能。 从而使输出结果每一个时钟周期递增 K。 这里 N 为相位累加器的字长， K 称为频率控制字。 相位累加器结构如图 24 所示。 加 法 器 寄 存 器KN 位NN 位相 位 量 化 序 列f c 图 24 相位累加器结构 其中，相位累加器字长为 N， DDS 控制时钟频率为 fc，频率控制字为 K。 DDS 直接从“相位”的概念出发进行频率合成。 相位累加器由加法器与累加寄存器级联构成。 每来一个时钟脉冲 fc，加法器将频率控制字 K 与累加寄存器输出的累加相位数据相加，把相加后的结果送至累加寄存器的数据输入端。 累加寄存器将加法器在上一个时钟脉冲作用后所产生的新相位数据反馈到加法器的输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。 这样，相位累加器在每一个时钟脉冲输入时，把频率控制字累加一次，相位累加器输出的数据就是合成信号的相位，相位累加器的溢出频率就是 DDS 输出 的信号频率。 DDS 的核心就是相位累加器，利用它来产生信号递增的相位信息，整个 DDS 系统在统一的参考时钟下工作，每个时钟周期相位累加器作加法运算一次。 加法运算的步进越大，相应合成的相位值变化越快，输出信号的频率也就越高。 对于幅值归一化的正弦波信号的瞬时幅值完全由瞬时相位来决定，因为 ( ) /d t dt ，所以相位变化越快，信号的频率越高。 相位累加器利用 Nbit 二进制加法器的溢出特性来模拟理想正弦波的 2 相位周期。 相位累加器输 出和 ROM 输出可分别理解为理想正弦波相位信号和时域波形的时钟抽样。 假设，相位累加器字长为 N， DDS 控制时钟频率为 cf ，时钟周期为 1/ccTf ，频率控制字为 K。 系统工作时，累加器的单个时钟周期的增量值为 2 / 2NK   ，相应角频率 徐州工程学院毕业设计 (论文 ) 8 / / 2 / 2 Ncct T K f          ，所以 DDS 的输出频率为 / 2 / 2 ND D S cf K f  ，DDS 输出频率步 进间隔为 /2NDDS cff。 因 DDS 输出信号是对正弦波的抽样合成的，所以应满足 Niqust 定理要求，即/2DDS cff ，也就是要求 12NK  ，根据频谱性能要求，一般取 cff。 当 DDS 相位累加器采用 32 位字长，时钟频率为 50MHz 时，它的输出频率间隔可达到 6 3 2/ 2 5 0 1 0 / 2 1 6 . 7ND D S cf f m V    。 可见， DDS 基于累加器相位控制方 式给它带来了微步进的优势。 波形 ROM ROM 表完成将累加器相位信息转换为幅值信息的功能。 再由 D/A 完成数字抽样信号到连续时域信号的转换， D/A 输出的台阶信号再经低通滤波器平滑可以得到精确的连续正弦信号波形。 波形 ROM 示意图如图 25 所示。 波 形 R O M相 位 量 化 序 列波 形 幅 度 量 化 序 列地 址数 据 图 25 波形 ROM 示意图 用相位累加器输出的数据作为波形存储器的相位取样地址，这样就可以把存储在波形存储器内的波形抽样值 (二进制编码 )经查找表查出，完成相位到幅值转换。 波形存储器的输出送到 D/A 转换 器， D/A 转换器将数字量形式的波形幅值转换成所要求合成频率的模拟量形式信号。 低通滤波器用于滤除不需要的取样分量，以便输出频谱纯净的正弦波信号。 DDS 频率合成器优缺点 DDS。